인텔® 쿼터스® 프라임 디자인 소프트웨어 - 지원 센터

인텔® 쿼터스® 프라임 디자인 소프트웨어 지원 센터에 오신 것을 환영합니다.

인텔® 쿼터스® 프라임 디자인 소프트웨어 제품군에는 개념에서 생산까지 인텔® FPGA를 가져오는 데 필요한 모든 소프트웨어 설계 도구가 포함됩니다. 이 웹 페이지의 주제는 모든 인텔® 쿼터스® 프라임 소프트웨어 기능을 안내합니다. 관심 영역을 선택하고 인텔® 쿼투스® 프라임 디자인 흐름에 필요한 특정 리소스로 이동합니다.

시작

개요

인텔® 쿼터스® 프라임 소프트웨어는 FPGA 설계를 정의, 시뮬레이션, 구현 및 디버깅하는 데 필요한 모든 소프트웨어 도구로 구성됩니다. 시작하려면 아래 버튼을 클릭하여 소프트웨어를 다운로드하고 라이선스를 부여하고 빠른 시작 지침을 얻습니다. 그런 다음 짧은 온라인 자습서에서 하루 종일 강사가 이끄는 수업에 이르기까지 인텔® 쿼투스® 프라임 소프트웨어에 제공되는 교육 자료 중 일부를 검토하십시오.

스탠다드 에디션과 프로 에디션의 차이점은 무엇입니까?

1. 인텔® 쿼투스® 프라임 소프트웨어 다운로드

2. 인텔® 쿼터스® 프라임 소프트웨어를 실행하는 라이센스를 가져옵니다

3. 빠른 시작 가이드 보기

"시작하기" 섹션에서는 빠른 시작 가이드, 기본 설명서링크, 사용 가능한 온라인 및 강사 주도 교육 과정에 대한 링크를 포함하여 시작할 기본 리소스를 나열합니다.

시작

사용자 가이드

인텔® 쿼터스® 프라임 소프트웨어 사용자 가이드

인텔® 석영® 프라임 프로 에디션 사용자 가이드:

인텔® 석영® 프라임 스탠다드 에디션 사용자 가이드:

프로 에디션과 스탠다드 에디션의 차이점은 무엇입니까?

인텔® 쿼터스® 프라임 소프트웨어 교육

인텔은 온라인과 대면 모두에서 다양한 유형의 교육을 제공하여 인텔® 쿼투스® 프라임 디자인 흐름에서 속도를 빠르게 높일 수 있도록 도와줍니다. 다음은 시작하기 위한 몇 가지 권장 교육 수업입니다.

인텔® 쿼터스® 프라임 소프트웨어 교육

코스 이름 유형 기간 과정 번호
쿼터스® 프라임 소프트웨어 사용: 소개 온라인 81분 ODSW1100
쿼터스® 프라임 소프트웨어: 파운데이션 (스탠다드 에디션) 온라인 8시간 ODSW1110
쿼터스® 프라임 소프트웨어: 파운데이션 (프로 에디션) 온라인 8시간 ODSW1110PRO
인텔® 쿼터스® 프라임 소프트웨어: 고급 디자인용 프로 에디션 기능 강사 주도 / 가상 클래스 8시간 IPRO
인텔® 쿼터스® 프라임 소프트웨어: 파운데이션 강사 주도 / 가상 클래스 8시간 IDSW110
모두 보기 간단히 표시

더 많은 교육 과정을 사용할 수 있습니다. 전체 카탈로그의 경우 인텔® FPGA 교육 페이지를 참조하십시오.

1. I/O 계획

I/O 계획 개요

I/O 계획은 FPGA 설계의 초기 단계에서 수행되어 전용 핀 및 타이밍 제약 조건을 충족하면서 대상 장치에서 성공적인 배치를 보장합니다. 인텔® 쿼터스® 프라임 프로 에디션 소프트웨어는 I/O 배치의 많은 제약 조건을 충족하는 복잡한 프로세스를 관리하는 두 가지 도구를 제공합니다.

도구
액세스하는 방법I/O 계획 작업
인터페이스 플래너 인터페이스 및 장치 주변 계획 인터페이스 플래너> 도구
핀 플래너 핀 할당 편집, 유효성 검사 또는 내보내기 핀 플래너에 > 과제
모두 보기 간단히 표시

인터페이스 플래너는 핀 할당(예: PCI Express*, DDR 및 위상 잠금 루프(PLL) 지적 재산권(IP) 코어와 같은 여러 모듈을 핀 할당에 대한 하드 요구 사항과 통합하는 복잡성을 관리합니다. 인터페이스 플래너는 인텔® 쿼터스® 프라임 피터와 동적으로 상호 작용하여 계획하는 동안 배치 적법성을 확인합니다. 대화형 보고서를 사용하여 다양한 평면도를 평가하여 최상의 구현을 정확하게 계획할 수 있습니다.

핀 플래너는 로우 레벨 핀 할당 도구입니다. 이 것을 사용하여 I/O 핀을 수동으로 배치하고 슬루율과 드라이브 강도를 지정합니다.

I/O 기획 - 문서 및 교육

I/O 계획 - 소프트웨어 도구 설명서

I/O 계획 - 장치 설명서

I/O 계획 - 교육 수업

코스 유형 기간 과정 번호
BluePrint를 갖춘 빠르고 쉬운 I/O 시스템 설계 무료, 온라인 40분 오블루인트로
모두 보기 간단히 표시

I/O 계획 - 기타 리소스

I/O 계획에는 특히 고속 I/Os 또는 특정 프로토콜이 관련된 경우 많은 고려 사항이 포함됩니다. I/O 관리 및 이사회 개발 지원에 대한 자세한 내용은 I/O 관리, 보드 개발 지원및 신호 무결성 분석 리소스 센터 웹 페이지를 방문하십시오.

2. 디자인 항목

디자인 항목 - 개요

다음과 같은 여러 설계 입력 방법을 사용하여 디자인을 표현할 수 있습니다.

  • 하드웨어 설명 언어 사용(HDL)
  • 베리로그
  • 시스템베리로그
  • VHDL
  • 플랫폼 디자이너,구조화 된 방식으로 복잡한 모듈을 연결하기위한 그래픽 엔트리 도구
  • 기타 고위급 엔트리 방법
  • 복잡한 모듈을 표현하기 위해 C++를 사용하는 고레벨 합성(HLS)
  • OpenCL™ C++를 사용하여 이질적인 플랫폼에서 계산 알고리즘을 구현합니다.

지적 재산권

인텔® FPGA는 직접 설계 항목 외에도 인텔® FPGA에서 사용하도록 특별히 설계된 대규모 지적 재산권 포트폴리오(IP)를 지원합니다.

하드웨어 설명 언어 학습(HDL)

인텔은 무료 온라인 개요부터 하루 종일 강사가 주도하는 수업에 이르기까지 다양한 HDL 교육 과정을 제공합니다.

코스 유형 기간 과정 번호
베리로그 HDL 소개 8시간 강사 주도 IHDL120
VHDL 소개 8시간 강사 주도 IHDL110
베리로그 HDL 기본 사항 50분 온라인, 무료 OHDL1120
VHDL 기본 사항 92분 온라인, 무료 OHDL1110
고급 베리로그 HDL 설계 기술 8시간 강사 주도 IHDL230
고급 VHDL 설계 기술 8시간 강사 주도 IHDL240
쿼터스® II 소프트웨어와 시스템베리로그 38분 온라인, 무료 OHDL1125
모두 보기 간단히 표시

HDL 템플릿 사용

인텔® 쿼터스® 프라임 소프트웨어는 레지스터, 선택된 신호 할당, 동시 신호 할당 및 하위 프로그램 호출과 같이 일반적으로 사용되는 논리 요소에 대한 여러 템플릿을 제공합니다. 템플릿은 Verilog, SystemVerilog 및 VHDL에서 사용할 수 있습니다.

특정 함수를 작성하여 올바르게 구현되도록 하는 가장 좋은 방법이 확실하지 않은 경우 이러한 템플릿을 참조해야 합니다. 템플릿 시스템은 디자인 권장 사항 사용자 가이드의 제공된 템플릿 섹션에서 HDL 코드 삽입에 완전히 설명되어 있습니다.

권장 HDL 코딩 스타일

HDL 코딩 스타일은 로직 설계의 결과 품질에 큰 영향을 미칩니다. 합성 도구는 설계를 최적화하지만 정확한 결과를 얻으려면 합성 도구에서 특정 논리 구문으로 쉽게 인식할 수 있는 스타일로 코딩해야 합니다.

또한 일반적인 디지털 로직 설계및 특히 LAB 기반 장치에 따라야 하는 좋은 설계 관행이 있습니다. 로직 재설정 방법론, 파이프라인 지연 및 적절한 동기 신호 생성을 관리하는 것은 좋은 디지털 설계 관행의 몇 가지 예입니다. 좋은 HDL 코딩 방법을 학습하기위한 몇 가지 리소스는 다음과 같습니다.

좋은 HDL 코딩 스타일 가이드라인을 위한 리소스

리소스 설명
좋은 고속 설계 관행 (ODSWTC01) 무료 온라인 교육
권장 HDL 코딩 스타일 인텔® 쿼터스® 프라임 프로 에디션 사용자 가이드의 섹션
권장 설계 관행 인텔® 쿼터스® 프라임 프로 에디션 사용자 가이드의 섹션
디자인 예제(쿡북.zip)가 있는 고급 합성 쿡북 디자인 예제가 있는 PDF
모두 보기 간단히 표시

지적 재산권

인텔® FPGA는 인텔® FPGA에서 사용하도록 특별히 설계된 대규모 지적 재산권(IP) 포트폴리오를 지원합니다. 각 IP에는 장치 구현 전에 설계 검증을 위한 시뮬레이션 모델이 포함됩니다. 인텔® 쿼투스® 프라임 소프트웨어 내의 사용 가능한 IP 코어 및 IP 에코시스템에 대한 자세한 내용은 다음 링크를 참조하십시오.

지적 재산권 자원

리소스 설명
인텔® FPGA IP 포트폴리오 인텔 ® FPGA IP 포트폴리오 개요
인텔 소개® FPGA IP 코어 IP 카탈로그 및 매개 변수 편집기인텔® 쿼터스® 프라임 소프트웨어에서 IP 코어를 관리하는 방법
인텔® FPGA IP 파인더 인텔® FPGA IP 코어의 포괄적인 목록
모두 보기 간단히 표시

플랫폼 디자이너

플랫폼 디자이너 웹캐스트 소개 보기

플랫폼 디자이너는 복잡한 구성 요소 시스템을 신속하게 통합할 수 있는 그래픽 시스템 통합 도구입니다.

표준화된 상호 연결 프레임워크(Avalon® 또는 AMBA* AXI*를 사용하여 타사, 조직의 IP 또는 아직 정의할 수 없는 블랙박스 모듈에서 지적 재산을 통합할 수 있습니다. 모든 인텔® FPGA IP 코어는 플랫폼 디자이너 인터페이스 사양을 준수합니다.

플랫폼 디자이너는 HDL을 생성하여 FPGA 디자인의 나머지 부분에 인스턴스화합니다.

플랫폼 디자이너 설명서

리소스 설명
플랫폼 디자이너가 있는 시스템 만들기 플랫폼 디자이너 사용의 기본 사항
플랫폼 디자이너 구성 요소 만들기 플랫폼 디자이너에서 사용할 지적 재산권(IP) 구성 요소를 통합하는 방법
플랫폼 디자이너 인터커넥트 아발론® 및 AMBA* AXI* 상호 연결 표준에서 사용할 수 있는 메모리 매핑 및 스트리밍 인터페이스에 대한 세부 정보
플랫폼 설계자 시스템 성능 최적화 플랫폼 디자이너 시스템에서 파이프라인 최적화 및 버스 중재 처리
구성 요소 인터페이스 Tcl 참조 IP를 플랫폼 디자이너 시스템에 통합하기 위한 응용 프로그램 프로그래밍 인터페이스(API) 참조
플랫폼 디자이너 시스템 설계 구성 요소 플랫폼 디자이너에서 사용할 수 있는 상호 연결 구성 요소에 대한 설명
모두 보기 간단히 표시

플랫폼 디자이너(구 Qsys) 교육 과정

코스 기간 유형 코스 번호
Qsys를 갖춘 시스템 설계 작성 37분 무료, 온라인 OQSYSCREATE
Qsys 소개 26분 무료, 온라인 OQSYS1000
플랫폼 디자이너 시스템 통합 도구 소개 8시간 강사 주도 IQSYS101
Qsys Pro를 갖춘 시스템 디자인 42분 무료, 온라인 OQSYSPRO
Qsys를 사용한 고급 시스템 설계: 구성 요소 및 시스템 시뮬레이션 28분 무료, 온라인 OAQSYSSIM
Qsys를 이용한 고급 시스템 설계: Qsys 시스템 최적화 32분 무료, 온라인 OAQSYSOPT
Qsys를 사용한 고급 시스템 설계: 시스템 콘솔을 사용한 시스템 검증 25분 무료, 온라인 OAQSYSSYSCON
Qsys를 이용한 고급 시스템 설계: Qsys 설계에서 계층 구조 활용 22분 무료, 온라인 오아크시시어
고급 Qsys 시스템 통합 도구 방법론 8시간 강사 주도 IQSYS102
아발론® 및 AXI* 인터페이스를 사용하여 사용자 지정 IP 개발 113분 무료, 온라인 OQSYS3000
모두 보기 간단히 표시

플랫폼 디자이너 디자인 예제

리소스 설명
플랫폼 디자이너 - 디자인 예제 플랫폼 디자이너에 구현된 메모리 테스터의 다운로드 가능한 디자인 예제입니다.
AXI* 메모리 디자인 예제 간단한 Verilog 사용자 지정 메모리 구성 요소에 AMBA * AXI *-3 에이전트 인터페이스.
BFM 시뮬레이션 예제: HPS AXI* FPGA 코어에 브리지 인터페이스 FPGA AXI* 브리지(h2f)에 대한 하드 프로세서 시스템(HPS) 인터페이스입니다.
아발론® 검증 IP 스위트 사용자 가이드 (PDF) 버스 기능 모델(BPM)은 Avalon® 인터페이스를 사용하여 IP 코어를 확인합니다.
파일 디자인(.zip)
멘토 그래픽* AXI* 검증 IP 스위트 (PDF) BMBA* AXI* 인터페이스를 사용하여 IP 코어를 확인합니다.
모두 보기 간단히 표시

백서

리소스 설명
FPGA 구현을 위한 IP 통합 접근 방식 비교 복잡한 FPGA 장치에서 상호 연결 문제에 대해 설명합니다.
FPGA 시스템 설계에 칩 아키텍처에 네트워크의 이점을 적용 인텔® FPGA 시스템 설계의 칩(NoC) 아키텍처에서 네트워크의 이점을 설명합니다.
모두 보기 간단히 표시

3. 시뮬레이션

시뮬레이션 개요

인텔® 쿼터스® 프라임 소프트웨어는 지원되는 EDA 시뮬레이터에서 RTL 및 게이트 수준의 설계 시뮬레이션을 지원합니다.

시뮬레이션에는 다음이 포함됩니다.

  • 시뮬레이터 작업 환경 설정
  • 시뮬레이션 모델 라이브러리 컴파일
  • 시뮬레이션 실행

인텔® 쿼터스® 프라임 소프트웨어는 원하는 시뮬레이션 환경에서 시뮬레이션 처리를 자동화하기 위해 스크립팅된 시뮬레이션 흐름을 지원합니다.

인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어에서는 선택한 시뮬레이터의 출시를 자동화하는 NativeLink 도구 흐름을 사용할 수 있습니다.

스크립트 시뮬레이션 흐름

인텔® 쿼터스® 소프트웨어 도구 흐름에 HDL 시뮬레이터의 통합은 인텔® 쿼투스® 소프트웨어 사용자 가이드 | 다음 섹션에 설명되어 있습니다. 편람:

플랫폼 디자이너를 사용하여 IP 코어 및 시스템을 구성할 때 지원되는 EDA 시뮬레이터를 위해 시뮬레이션 환경 설정 스크립트가 생성됩니다.

여러 플랫폼 디자이너 시스템을 만들 때 플랫폼 디자이너에서 시스템에 대한 통합 스크립트를 만들기 위해 "IP용 시뮬레이터 설정 스크립트 생성"을 실행해야 합니다.

생성된 IP 코어 시뮬레이션 스크립트를 전체 설계시뮬레이션을 제어하는 최상위 시뮬레이션 스크립트에 통합할 수 있습니다. IP 설정 시뮬레이션을 실행한 후 다음 정보를 사용하여 템플릿 섹션을 복사하고 새 최상위 스크립트 파일에 사용하도록 수정합니다.

시뮬레이션 설정에 대한 지침을 보려면 다음 비디오를 참조할 수도 있습니다.

네이티브링크 시뮬레이션 흐름

인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어에서는 네이티브링크를 사용할 수 있습니다. 이렇게 하면 소스 코드 또는 IP를 수정한 후 설계를 시뮬레이션하는 데 필요한 모든 단계를 자동으로 시작할 수 있습니다.

NativeLink 기능은 EDA 시뮬레이터를 인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어와 통합하여 다음을 자동화합니다.

  • 시뮬레이터별 파일 및 시뮬레이션 스크립트의 생성.
  • 시뮬레이션 라이브러리의 편집.
  • 인텔® 석영 ® 프라임 소프트웨어 분석 및 정교화, 분석 및 합성, 또는 전체 컴파일 후 시뮬레이터의 자동 시작.

네이티브링크 시뮬레이션 설정에 대한 리소스

리소스 설명
네이티브링크 시뮬레이션 사용 인텔 석영 프라임 스탠다드 에디션 사용자 가이드의 장: 타사 시뮬레이션
네이티브링크 시뮬레이션 설정 방법 간단한 디자인에 대한 NativeLink를 설정하는 방법을 보여 주는 짧은 비디오
모두 보기 간단히 표시

시뮬레이션 리소스

시뮬레이션 리소스

리소스 유형 설명
인텔 시뮬레이션® FPGA 디자인 (인텔® 쿼터스® 프라임 프로 에디션) 인텔® 쿼터스® 프라임 프로 에디션 사용자 가이드의 섹션 인텔® 쿼터스® 프라임 프로 에디션 소프트웨어에 대한 주요 문서
인텔 ® FPGA 디자인 시뮬레이션 (인텔® 쿼터스® 프라임 스탠다드 에디션) 인텔® 쿼터스® 프라임 스탠다드 에디션 핸드북 인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어에 대한 주요 문서
인텔® FPGA-ModelSim* 시뮬레이션 도구로 테스트벤치 생성 데모 비디오
니오스 시뮬레이션® II 프로세서 설계 데모 비디오
활성 직렬 메모리 인터페이스 블록을 시뮬레이션하는 방법 데모 비디오
아리아와 함께 16.1에서 모델심*에서 PHYLite 예제 설계 시뮬레이션 생성® 10 데모 비디오
사이클론을 시뮬레이션하는 방법® V 8b10b IP 바이트 주문 데모 비디오
공급업체 메모리 모델을 사용하여 아리아® 10RLDRAM3 시뮬레이션 데모 비디오
탁구 파이 피 DDR3 시뮬레이션 데모 비디오
SoC HPS DDR3 코어 시뮬레이션 데모 비디오
Qsys를 사용한 고급 시스템 설계: 구성 요소 및 시스템 시뮬레이션 온라인, 무료 교육 28분 온라인 코스(OAQSYSSIM)
제3자 EDA 시뮬레이터로 디자인 시뮬레이션(레거시 코스) 온라인, 무료 교육 35분 온라인 코스(ODSW1122)
모두 보기 간단히 표시

인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어는 다음과 같은 EDA 시뮬레이터를 지원합니다.

  • 알데크 액티브 HDL
  • 알데그 리비에라-프로
  • 케이던스 절개 기업
  • 멘토 그래픽* ModelSim*-인텔 FPGA(인텔® 쿼투스® 프라임 소프트웨어와 함께 번들로 사용)
  • 멘토 그래픽* 모델심* - PE
  • 멘토 그래픽* 모델심* - SE
  • 멘토 그래픽* 퀘스트심
  • 시놉시스* VCS 및 VCS MX

인텔® 쿼터스® 소프트웨어 도구 흐름에 HDL 시뮬레이터의 통합은 인텔 쿼터스 프라임 프로 에디션 사용자 가이드: 타사 시뮬레이션의 인텔 FPGA 디자인 시뮬레이션 섹션에 설명되어 있습니다.

4. 합성

합성 개요

인텔의 로직 합성 단계® 쿼터스® 소프트웨어 설계 흐름은 레지스터 전송 수준(RTL) 코드를 사용하여 낮은 레벨 원시어(합성 후 네트리스트)의 넷리스트를 생성합니다. 그런 다음 합성 후 넷리스트는 Fitter에 대한 입력으로 사용되며, 이 넷리스트는 설계를 배치하고 라우팅합니다.

인텔® 쿼터스® 프라임 및 쿼터스® II 소프트웨어에는 다른 타사 합성 도구와의 고급 통합 합성 및 인터페이스가 포함되어 있습니다. 또한 이 소프트웨어는 디자인 구조를 분석하고 소프트웨어가 디자인을 해석하는 방법을 확인하는 데 사용할 수 있는 회로도 넷리스트 뷰어를 제공합니다.

합성 결과는 RTL 정교화 후와 기술 매핑 후 모두 쿼터스® 넷리스트 뷰어로볼 수 있습니다.

합성 문서

제목 설명
쿼터스 프라임 통합 합성 인텔® 쿼터스® 프라임 소프트웨어 통합 합성 도구는 VHDL, 베리로그, SystemVerilog 및 레거시 인텔® FPGA 별 설계 입력 언어의 합성을 지원합니다.
지원 동기화 인텔® 쿼터스® 프라임 소프트웨어 도구 흐름은 또한 Synplicity Synplify 및 Synplify 프로 논리 신디사이저를 지원합니다.
멘토 그래픽* 정밀 RTL 지원 인텔® 석영® 프라임 소프트웨어 도구 흐름은 멘토 그래픽* 정밀 RTL 신디사이저를 지원합니다.
모두 보기 간단히 표시

종합 훈련 및 데모

제목 설명
쿼터스 ® 프라임 소프트웨어 사용: 소개(ODSW1100)

기본 쿼터스® 프라임 소프트웨어 설계 환경에 익숙해지십시오. 당신은 기본 FPGA 디자인 흐름과 흐름에서 석영® 프라임 소프트웨어를 사용하는 방법에 대해 배울 수 있습니다.

이것은 1.5 시간 온라인 코스입니다.
쿼터스® 프라임 소프트웨어 디자인 시리즈: 파운데이션(표준) (ODSW1110)

쿼터스® 프라임 소프트웨어를 사용하여 초기 설계에서 장치 프로그래밍에 이르는 FPGA 또는 CPLD 설계를 개발하는 방법을 알아봅니다.

이 과정은 3.5시간 온라인 코스입니다.
쿼터스® 프라임 소프트웨어 디자인 시리즈: 파운데이션 (IDSW110)

프로젝트를 만들고, 디자인 파일을 입력하고, 컴파일하고, 장치를 구성하여 시스템에서 작동하는 설계를 확인합니다. 타이밍 제약 조건을 입력하고 타이밍 분석기를 사용하여 디자인을 분석합니다. 합성 및 시뮬레이션에 사용되는 일반적인 EDA 도구와 소프트웨어 인터페이스를 알아보십시오.

이것은 8 시간 강사 주도 코스입니다.
모두 보기 간단히 표시

높은 수준의 합성

인텔의 높은 수준의 합성(HLS) 도구는 C++로 작성된 설계 설명을 수행하며 인텔® FPGA에 최적화된 RTL 코드를 생성합니다.

문서, 예제 및 교육 과정을 포함한 인텔® HLS 컴파일러에 대한 자세한 내용은 HLS 지원 페이지를참조하십시오.

HLS 설명서

문서 설명
HLS 시작 가이드 상위 수준의 합성 컴파일러 환경을 초기화하는 방법을 보여 줍니다. 또한 컴파일러를 효과적으로 사용하는 방법을 보여 주는 디자인 예제와 자습서도 포함됩니다.
HLS 사용자 가이드 인텔® FPGA 제품의 IP 코어 합성, 검증 및 시뮬레이션에 대한 지침을 제공합니다.
HLS 참조 매뉴얼 구성 요소 코드에서 사용할 수 있는 명령 옵션 및 기타 프로그래밍 요소를 포함하여 HLS(상위 합성) 구성 요소 설계 흐름에 대한 정보를 제공합니다.
HLS 모범 사례 가이드 HLS 컴파일러에서 제공하는 정보를 사용하여 구성 요소 설계를 최적화하는 방법에 대한 팁과 지침을 제공합니다.
모두 보기 간단히 표시

5. 피터

피터 - 프로 에디션

인텔® 쿼터스® 프라임 프로 에디션 소프트웨어를 통해 Fitter는 개별적으로 제어 할 수있는 단계에서 작업을 수행합니다. 피터 프로세스의 해당 단계를 실행하여 각 스테이지를 개별적으로 최적화하여 반복하여 해당 단계를 최적화할 수 있습니다.

피터 스테이지

피터 스테이지 증분 최적화
계획 이 단계 후에는 사후 계획 타이밍 분석을 실행하여 타이밍 제약 조건을 확인하고 시계 간 타이밍 창의 유효성을 검사할 수 있습니다. 배치 및 주변 속성을 확인하고 인텔® 아리아® 10 FPGA 및 인텔® 사이클론® 10 FPGA 디자인에 대한 시계 계획을 수행합니다.
초기 장소 이 단계 후 칩 플래너는 초기 높은 수준의 설계 요소를 표시할 수 있습니다. 이 정보를 사용하여 평면도 결정을 안내합니다. 인텔® Stratix® 10 FPGA 디자인의 경우 이 단계를 실행한 후 초기 클럭 계획을 수행할 수도 있습니다.
장소 이 단계 후 컴파일 보고서의 리소스 및 논리 사용률을 확인하고 칩 플래너의 설계 요소 배치를 검토합니다.
경로 이 단계 후, 자세한 설정을 수행하고 타이밍 분석기에서 타이밍 폐쇄를 유지하고 칩 플래너를 통해 라우팅 혼잡을 볼 수 있습니다.
리타임 이 단계 후 Fitter 보고서에서 타이밍 재조정 결과를 검토하고 추가 타이밍 최적화를 제한하는 제한을 수정합니다.
모두 보기 간단히 표시

기본적으로 Fitter는 모든 단계를 실행합니다. 그러나 Fitter 단계의 결과를 분석하여 다음 단계를 실행하기 전에 또는 전체 컴파일을 실행하기 전에 디자인을 평가할 수 있습니다. Fitter 단계를 사용하여 디자인의 결과 품질을 제어하는 방법에 대한 자세한 내용은 컴파일러 사용자 가이드의 Fitter 실행 섹션: 인텔® 쿼터스® 프라임 프로 에디션을 참조하십시오.

등록 패킹, 중복 등록 및 병합, 전반적인 노력 수준 과 같은 것들에 대해 Fitter의 노력 수준을 지시하는 몇 가지 설정을 지정할 수 있습니다. Fitter 설정에 대한 자세한 내용은 컴파일러 사용자 가이드: 인텔® 쿼터스® 프라임 프로 에디션의 Fitter 설정 참조 섹션에서 토론을 참조하십시오.

피터 - 스탠다드 에디션

인텔® 쿼터스® 프라임 스탠다드 에디션 소프트웨어에서는 등록 패킹, 등록 중복 및 병합, 전반적인 노력 수준 과 같은 Fitter의 노력 수준을 지시하는 몇 가지 설정을 지정할 수 있습니다. 피터 설정의 전체 목록은 컴파일러 설정 도움말 페이지를 참조하십시오.

Fitter 설정에 대한 자세한 내용은 아래 토론을 참조하십시오.

  • 인텔® 쿼터스® 프라임 스탠다드 에디션 사용자 가이드의 컴파일 시간 섹션 감소: 컴파일러
  • 인텔의 타이밍 폐쇄 및 최적화 섹션® 쿼투스® 프라임 스탠다드 에디션 사용자 가이드: 설계 최적화

6. 타이밍 분석

타이밍 분석 개요

타이밍 분석기는 설계가 올바르게 작동하도록 충족해야 하는 타이밍 관계를 결정하고 필요한 시간에 대해 도착 시간을 확인하여 타이밍을 확인합니다.

타이밍 분석에는 비동기 대 동기 아크, 도착 및 필수 시간, 설정 및 유지 요구 사항 등 많은 기본 개념이 포함됩니다. 이는 인텔의 타이밍 분석 기본 개념 섹션에 정의되어 있으며®, 석영® 프라임 스탠다드 에디션 사용자 가이드: 타이밍 분석기입니다.

타이밍 분석기는 타이밍 제약 조건을 적용하고 Fitter가 설계를 대상 장치에 구현한 결과에서 타이밍 지연을 결정합니다.

타이밍 분석기는 타이밍 제약 조건으로 표현된 타이밍 요구 사항에 대한 정확한 설명에서 작동해야 합니다. 인텔의 제한 설계 섹션® 쿼터스® 프라임 스탠다드 에디션 사용자 가이드: 타이밍 분석기는 Fitter및 타이밍 분석기모두에서 사용하기 위해 타이밍 제약 조건을.sdc 파일에 추가할 수 있는 방법을 설명합니다.

타이밍 폐쇄는 타이밍 제약 조건을 정제하는 반복적인 과정입니다. 합성 및 Fitter에 대한 매개 변수를 조정하고 피터 시드 변형을 관리합니다.

타이밍 분석기

인텔 쿼터스 프라임 타이밍 분석기

인텔의 타이밍 분석기® 쿼터스® 프라임 소프트웨어는 업계 표준 제약, 분석 및 보고 방법론을 사용하여 설계의 모든 논리의 타이밍 성능을 검증하는 강력한 ASIC 스타일의 타이밍 분석 도구입니다. 타이밍 분석기는 그래픽 사용자 인터페이스 또는 명령줄 인터페이스에서 구동하여 설계의 모든 타이밍 경로에 대한 결과를 제한, 분석 및 보고할 수 있습니다.

타이밍 분석기의 전체 사용자 가이드는 인텔의 타이밍 분석기 실행 섹션에서 찾을 수 있습니다® 석영® 프라임 스탠다드 에디션 사용자 가이드: 타이밍 분석기.

타이밍 분석을 처음 접한 경우 인텔® 쿼터스® 프라임 스탠다드 에디션 사용자 가이드: 타이밍 분석기의 첫 번째 사용자 섹션에 권장되는 흐름을 참조하십시오. 기본 제약 조건을 사용하여 전체 설계 흐름을 설명합니다.

타이밍 분석기 교육 과정

코스 기간 유형 코스 번호
인텔 쿼터스 프라임 소프트웨어 설계 시리즈: 타이밍 분석 8시간 침입자 주도 IDSW120
타임퀘스트를 갖춘 고급 타이밍 분석 8시간 강사 주도 IDSW125
타이밍 분석기: 타이밍 분석 소개 15분 온라인, 무료 ODSW1115
타이밍 분석기: 타이밍 분석기 GUI 31분 온라인, 무료 ODSW1116
타이밍 분석기: 인텔 쿼터스 프라임 통합 및 보고 25분 온라인, 무료 ODSW1117
타이밍 분석기: 필요한 SDC 제약 조건 34분 온라인, 무료 ODSW1118
타임퀘스트 사용자 지정 보고를 사용한 타이밍 폐쇄 24분 온라인, 무료 OTIM1100
모두 보기 간단히 표시

타이밍 폐쇄

타이밍 분석기에서 타이밍 사양이 충족되지 않는다고 판단하는 경우 불일치가 닫혀 타이밍 사양이 충족될 때까지 설계를 타이밍에 최적화해야 합니다.

타이밍 폐쇄에는 몇 가지 가능한 기술이 포함됩니다. 가장 효과적인 기술은 각 설계에 따라 다릅니다. 설계 최적화 사용자 가이드의 타이밍 폐쇄 및 최적화 장: 인텔 쿼터스 프라임 프로 에디션은 타이밍 폐쇄 프로세스에 대한 많은 실용적인 조언을 제공합니다.

적절한 타이밍 폐쇄 기술에 대한 설계를 평가하는 방법을 이해하는 데 도움이되는 몇 가지 추가 교육 과정이 있습니다.

타이밍 폐쇄 교육 과정

코스 기간 유형 코스 번호
인텔® 쿼터스® 프라임 프로 소프트웨어: 타이밍 폐쇄 및 팁의 점진적 블록 기반 편집 22분 온라인, 무료 OIBBC102
타이밍 폐쇄에 대한 설계 평가 55분 온라인, 무료 ODSWTC02
타이밍 폐쇄를위한 최고의 HDL 설계 관행 61분 온라인, 무료 OHDL1130
타임퀘스트 사용자 지정 보고를 사용한 타이밍 폐쇄 24분 온라인, 무료 OTIM1100
쿼터스® II 소프트웨어와의 타이밍 폐쇄 8시간 강사 주도 IDSW145
모두 보기 간단히 표시

7. 설계 최적화

설계 최적화 개요

인텔® 쿼터스® 프라임 및 쿼터스® II 소프트웨어에는 영역 및 타이밍에 맞게 설계를 최적화하는 데 도움이 되는 다양한 기능이 포함되어 있습니다. 이 섹션에서는 설계 최적화 기술 및 도구를 사용할 수 있는 리소스를 제공합니다.

인텔® 석영® 프라임 및 쿼터스® II 소프트웨어는 실제 합성 넷리스트 최적화를 제공하여 표준 컴파일 프로세스보다 디자인을 최적화합니다. 물리적 합성은 사용되는 합성 도구에 관계없이 설계의 성능을 향상시키는 데 도움이 됩니다.

최적화 지원 설명서

제목 설명
영역 및 타이밍 최적화 이 사용자 가이드 섹션에서는 인텔® 장치를 설계할 때 리소스 사용량을 줄이고 컴파일 시간을 줄이며 타이밍 성능을 개선하는 방법을 설명합니다.
설계 평면도 분석 및 최적화 이 사용자 가이드 섹션에서는 칩 플래너를 사용하여 설계의 평면도를 분석하고 최적화하는 방법을 설명합니다. 이 장에서는 로직 잠금 영역을 사용하여 배치를 제어하는 방법에 대해서도 설명합니다.
칩 플래너를 통해 엔지니어링 변경 관리 이 사용자 가이드 섹션에서는 칩 플래너를 사용하여 지원되는 장치에 대한 엔지니어링 변경 명령(ECO)을 구현하는 방법에 대해 설명합니다.
넷리스트 최적화 및 물리적 합성 이 사용자 가이드 섹션에서는 인텔의 넷리스트 최적화 및 물리적 합성을 설명하는 방법® 석영® 프라임 소프트웨어는 디자인의 넷리스트를 수정하고 결과의 품질을 개선하는 데 도움이 될 수 있습니다.
증분 컴파일 리소스 센터 이 리소스 센터 웹 페이지에서는 증분 컴파일을 사용하여 컴파일 시간을 줄이고 최적화 중에 결과를 보존하는 방법을 보여 드립니다.
모두 보기 간단히 표시

설계 최적화 교육 과정

코스 기간 유형 코스 번호
인텔® 쿼터스® 프라임 프로 소프트웨어 사용: 칩 플래너 29분 온라인, 무료 오프로칩플란
디자인 공간 탐색기 사용 21분 온라인, 무료 ODSE
시간 지정 보고를 사용한 타이밍 폐쇄 24분 온라인, 무료 OTIM1100
타이밍 폐쇄를위한 최고의 HDL 설계 관행 1시간 온라인, 무료 OHDL1130
모두 보기 간단히 표시

설계 최적화 도구

인텔® 쿼터스® 프라임 소프트웨어는 시각적으로 디자인을 제시하는 도구를 제공합니다. 이러한 도구를 사용하면 논리적 또는 물리적 비효율성 측면에서 설계의 문제 영역을 진단할 수 있습니다.

  • Netlist 뷰어를 사용하여 합성 전, 합성 후 및 장소 및 경로 후: 구현 프로세스의 여러 단계에서 디자인의 회로도 표현을 볼 수 있습니다. 이를 통해 각 단계에서 설계 의도를 확인할 수 있습니다.
  • 디자인 파티션 플래너를 사용하면 타이밍 정보, 상대 연결 밀도 및 파티션의 물리적 배치를 보여 줌으로써 디자인의 분할 방식을 시각화하고 수정할 수 있습니다. 다른 뷰어에서 파티션을 찾거나 파티션을 수정하거나 삭제할 수 있습니다.
  • Chip Planner를사용하면 평면 할당을 수행하고 전력 분석을 수행하며 중요한 경로 및 라우팅 혼잡을 시각화할 수 있습니다. 디자인 파티션 플래너와 칩 플래너를 사용하면 더 높은 수준에서 디자인을 분할하고 레이아웃할 수 있습니다.
  • 설계 공간 탐색기 II(DSE)는 개별 설계에서 최상의 결과를 제공하는 설정검색을 자동화합니다. DSE는 설계의 설계 공간을 탐색하고 다양한 최적화 기술을 적용하며 결과를 분석하여 설계에 가장 적합한 설정을 검색할 수 있도록 합니다.

이러한 도구를 사용하면 장치 구현을 최적화할 수 있습니다.

넷리스트 뷰어

인텔® 쿼터스® 프라임 소프트웨어 넷리스트 시청자는 다양한 단계에서 디자인을 볼 수 있는 강력한 방법을 제공합니다. 교차 프로빙은 다른 디자인 뷰에서 가능합니다: 항목을 선택하고 칩 플래너 및 디자인 파일 뷰어 창에서 강조 표시할 수 있습니다.

  • RTL 뷰어는 계층 구조 및 주요 논리 블록을 구체화한 후 신디사이저에서 추론한 논리및 연결을 보여 주어집니다. RTL 뷰어를 사용하여 시뮬레이션 또는 기타 확인 프로세스 전에 설계를 시각적으로 확인할 수 있습니다.
  • 기술 맵 뷰어(매핑 후)는 합성 후 하지만 장소 및 경로 전에 netlist에서 노드를 찾는 데 도움이 될 수 있습니다.
  • 기술 맵 뷰어(포스트 피팅)는 장소 및 경로 후 netlist를 표시합니다. 이는 맞춤이 물리적 최적화 중에 제약 조건을 충족하기 위해 최적화를 할 수 있기 때문에 매핑 후 넷리스트와 다를 수 있습니다.

RTL 뷰어는 계층 구조 및 주요 기능 블록의 정교화 후 합성 도구에 의해 추론 된 논리를 표시합니다.

기술 맵 뷰어는 합성 후("포스트 맵 보기") 또는 배치 및 라우팅 후("게시물 적합 보기")로 논리를 표시합니다.

넷리스트 및 유한 상태 기계 뷰어

아래 동영상에서 쿼터스® 소프트웨어 넷리스트 뷰어 및 유한 상태 머신 뷰어의 데모를 참조하십시오.

인텔® 쿼터스® 프라임 넷리스트 시청자: 디자인을 분석하고 디버깅하는 데 도움이 되는 도구(1부)

인텔® 쿼터스® 프라임 RTL 뷰어 및 스테이트 머신 뷰어는 디버깅, 최적화 및 제약 조건 입력 프로세스 중에 초기 및 완전히 매핑된 합성 결과를 볼 수 있는 강력한 방법을 제공합니다.

인텔® 쿼터스® 프라임 넷리스트 시청자: 디자인을 분석하고 디버깅하는 데 도움이 되는 도구(2부)

인텔® 쿼터스® 프라임 RTL 뷰어 및 스테이트 머신 뷰어는 디버깅, 최적화 및 제약 조건 입력 프로세스 중에 초기 및 완전히 매핑된 합성 결과를 볼 수 있는 강력한 방법을 제공합니다.

넷리스트 뷰어 리소스

리소스 설명
디자인 넷리스트 최적화 인텔® 쿼터스® 프라임 스탠다드 에디션 사용자 가이드: 디자인 최적화, 넷리스트 뷰어 의 사용을 다루는 섹션.
모두 보기 간단히 표시

칩 플래너

설계 평면도 분석은 타이밍을 닫고 매우 복잡한 설계에서 최적의 성능을 보장하는 데 도움이 됩니다. 인텔의 칩 플래너® 쿼터스® 프라임 소프트웨어는 설계에 빠르게 타이밍을 닫을 수 있습니다. 로직 잠금 리전지와 함께 칩 플래너를 사용하여 디자인을 계층적으로 컴파일하고 평면도를 지원할 수 있습니다. 또한 파티션을 사용하여 개별 컴파일 실행에서 배치 및 라우팅 결과를 유지합니다.

설계 분석을 수행할 수 있을 뿐만 아니라 칩 플래너를 사용하여 설계 평면도를 만들고 최적화할 수 있습니다. I/O 할당을 수행하려면 핀 플래너를 사용합니다.

칩 플래너 리소스

리소스 유형 설명
설계 평면도 분석 및 최적화 디자인 최적화 사용자 가이드: 인텔® 석영® 프라임 프로 에디션 장 설계 평면도 및 칩 플래너를 위한 기본 설명서
칩 플래너 교육 비디오 (2부) E2E 비디오 칩 플래너 자습서: 상호 참조 타이밍 경로, 팬인, 팬 아웃, 라우팅 지연 및 시계 영역
칩 플래너 교육 비디오 (2부 2부) E2E 비디오 칩 플래너 자습서: 라우팅 사용률, 디자인 요소 검색 및 로직 잠금 영역
인텔 FPGA 쿼터스 칩 플래너 및 리소스 속성 편집기(3부 1부)를 사용하여 ECO 변경 E2E 비디오 칩 플래너를 사용하여 늦고 작은 엔지니어링 변경 순서(ECO) 변경
인텔 FPGA 쿼터스 칩 플래너 및 리소스 속성 편집기(3부 2부)를 사용하여 ECO 변경 E2E 비디오 칩 플래너를 사용하여 늦고 작은 ECO 변경
인텔 FPGA 쿼터스 칩 플래너 및 리소스 속성 편집기(3부 3부)를 사용하여 ECO 변경 E2E 비디오 칩 플래너를 사용하여 늦고 작은 ECO 변경
타이밍 분석기 및 칩 플래너를 사용하여 트랜시버 채널에서 I/O 핀으로 클럭을 복구한 CDR의 로컬 라우팅을 추적하는 방법 E2E 비디오 타이밍 분석기와 칩 플래너를 사용하는 방법의 예
모두 보기 간단히 표시

디자인 스페이스 익스플로러 II

디자인 스페이스 익스플로러 II(DSE)를 사용하면 설계 컴파일에 사용할 수 있는 많은 매개 변수를 탐색할 수 있습니다.

DSE를 사용하여 서로 다른 매개 변수로 여러 컴파일을 관리하여 타이밍 닫기를 달성할 수 있는 최상의 매개 변수 조합을 찾을 수 있습니다.

설계 공간 탐색기 II 리소스

리소스 설명
디자인 스페이스 익스플로러 II로 최적화 사용자 가이드 시작: 인텔® 쿼터스® 프라임 프로 에디션
설계 공간 탐색기(DSE) 디자인 예 설계 공간 탐사의 예
디자인 공간 탐색기 사용(ODSE) 무료 온라인 교육, 21분
모두 보기 간단히 표시

8. 온칩 디버깅

온칩 디버깅 개요

FPGA의 성능, 크기 및 복잡성이 증가함에 따라 검증 프로세스는 FPGA 설계 주기의 중요한 부분이 될 수 있습니다. 검증 프로세스의 복잡성을 완화하기 위해 인텔은 온칩 디버깅 도구 포트폴리오를 제공합니다. 온칩 디버깅 도구를 사용하면 설계에서 내부 노드를 실시간으로 캡처하여 벤치 로직 분석기 또는 프로토콜 분석기와 같은 외부 장비를 사용하지 않고도 설계를 신속하게 확인할 수 있습니다. 이렇게 하면 보드 수준 신호 프로빙에 필요한 핀 수를 줄일 수 있습니다. 디버그 포트폴리오의 모든 도구에 대한 가이드는 디버그 도구 사용자 가이드의 시스템 디버깅 도구 섹션: 인텔® 쿼터스® 프라임 프로 에디션을 참조하십시오.

외부 메모리 디버깅은 외부 메모리 인터페이스 지원 센터에자세히 설명된 익스플로이트 메모리 인터페이스 도구 키트에의해 촉진됩니다.

트랜시버 툴킷은 트랜시버 신호 품질과 성능을 검증하는 광범위한 시설을 제공합니다. 이 도구 키트에 대한 자세한 내용은 Transceiver Toolkit 제품 페이지를참조하십시오.

온칩 디버깅 예제

온칩 디버그 디자인 예제

다음은 일반적인 디버그 시나리오에 사용 가능한 기능을 활용하는 데 도움이 되는 몇 가지 예입니다.

온칩 디버깅 - 교육 과정

온칩 디버깅 교육 과정

코스 기간 유형 코스 번호
SignalTap II 로직 분석기: 소개 및 시작 35분 온라인, 무료 ODSW1164
SignalTap II 로직 분석기: 기본 트리거 조건 및 구성 28분 온라인, 무료 ODSW1171
SignalTap II 로직 분석기: 트리거링 옵션, 컴파일 및 장치 프로그래밍 28분 온라인, 무료 ODSW1172
SignalTap II 로직 분석기: 데이터 수집 및 추가 기능 30분 온라인, 무료 ODSW1173
쿼터스® 소프트웨어 디버그 도구 8시간 강사 주도 IDSW135
가상 JTAG 메가 기능을 사용하여 FPGA와 디버깅 및 통신 38분 온라인, 무료 OVJTAG1110
JTAG 체인 무결성 디버깅 32분 온라인, 무료 오즈타그1110
아리아에서 메모리 인터페이스 IP의 온 칩 디버깅® 10 장치 32분 온라인, 무료 OMEM1124
시스템 콘솔 29분 온라인, 무료 OEMB1117
Qsys를 사용한 고급 시스템 설계: 시스템 콘솔을 사용한 시스템 검증 25분 온라인, 무료 OAQSYSSYSCON
모두 보기 간단히 표시

온칩 디버깅 - 기타 리소스

온칩 디버그 - 기타 리소스

리소스 설명
인텔® FPGA 가상 JTAG (인텔® FPGA_virtual_jtag) IP 핵심 사용자 가이드 (PDF) 인텔® FPGA_virtual_jtag 인텔® FPGA IP는 JTAG 포트를 통해 통신하므로 사용자 지정 디버깅 솔루션을 개발할 수 있습니다.

AN 323: SOPC 빌더 시스템에서 SignalTap II 임베디드 로직 분석기 사용 (PDF)

파일 디자인(.zip)

 SignalTap을 사용하여 플랫폼 디자이너가 생성한 시스템 모듈 내부에 있는 신호를 모니터링합니다.
AN 446: 시그널탭 II 로직 분석기(PDF)로 니오스® II 시스템 디버깅 이 응용 프로그램 노트는 Signal Tap 논리 분석기 내에서 Nios® II 플러그인의 사용을 검사하고 플러그인에 대한 기능, 구성 옵션 및 사용 모드를 제공합니다.
AN 799: 인텔의 빠른 디버깅® Arria® 신호 프로브와 빠른 재컴파일을 사용하여 10 디자인 설계에 미치는 영향을 최소화하면서 내부 신호에 액세스합니다.
모두 보기 간단히 표시

고급 주제

블록 기반 설계 흐름

인텔® 쿼터스® 프라임 프로 에디션 디자인 소프트웨어는 블록 기반 설계 흐름을 제공합니다. 지리적으로 다양한 개발 팀이 설계에 협력할 수 있는 증분 블록 기반 컴파일 및 디자인 블록 재사용 흐름에는 두 가지 유형이 있습니다.

증분 블록 기반 컴파일은 프로젝트 내에서 파티션을 보존하거나 비우는 것입니다. 이 핵심 파티션에서 작동 하 고 추가 파일 또는 바닥 계획 필요. 파티션을 비우고 소스, 합성 및 최종 스냅숏에서 보존할 수 있습니다.

디자인 블록 재사용 흐름을 사용하면 파티션을 만들, 보존 및 내보내다른 프로젝트에서 디자인 블록을 재사용할 수 있습니다. 이 기능을 사용하면 서로 다른 팀 간의 타이밍 폐쇄 모듈을 깨끗하게 사용할 수 있습니다.

블록 기반 설계 리소스

신속한 재컴파일

빠른 재컴파일은 가능하면 이전 합성 및 피터 결과를 재사용할 수 있으며 변경되지 않은 설계 블록을 다시 처리하지 않습니다. 빠른 재컴파일은 작은 설계 변경을 한 후 총 컴파일 시간을 줄일 수 있습니다. Rapid Re컴파일은 HDL 기반 기능 ECO 변경을 지원하며 변경되지 않은 논리의 성능을 유지하면서 컴파일 시간을 줄일 수 있습니다.

신속한 재컴파일 - 지원 리소스

리소스 설명
빠른 재컴파일 실행 인텔의 볼륨 2의 빠른 재컴파일 섹션® 석영® 프라임 프로 에디션 핸드북
AN 799: 빠른 인텔® Arria® 신호 프로브및 빠른 재컴파일을 사용하여 10 디자인 디버깅 (PDF) 빠른 재컴파일이 작은 변경에 대한 컴파일 시간을 줄이는 방법을 보여주는 응용 프로그램 노트
모두 보기 간단히 표시

부분 재구성

부분 재구성(PR)을 사용하면 FPGA의 일부를 동적으로 재구성할 수 있으며 나머지 FPGA 설계가 계속 작동합니다.

장치 영역에 대해 여러 페르소너를 만들고 해당 페르소나 외부 지역의 작업에 영향을 주지 않고 해당 지역을 다시 구성할 수 있습니다.

부분 재구성에 대한 자세한 내용은 부분 재구성 페이지를참조하십시오.

스크립팅

인텔® 쿼터스® 프라임 및 쿼터스® II 소프트웨어에는 명령줄 및 도구 명령 언어(Tcl) 스크립트 디자인 흐름에 대한 포괄적인 스크립팅 지원이 포함되어 있습니다. 합성, 피팅 및 타이밍 분석과 같은 소프트웨어 설계 흐름의 각 단계에 대한 별도의 실행식에는 공통 설정을 만들고 공통 작업을 수행하는 옵션이 포함됩니다. Tcl 스크립팅 응용 프로그램 프로그래밍 인터페이스(API)에는 기본 기능을 포함하는 명령이 포함되어 있습니다.

명령줄 스크립팅

일괄 처리 파일, 셸 스크립트, 메이크 파일 및 기타 스크립트에서 인텔® 쿼터스® 프라임 또는 쿼터스® II 소프트웨어 명령줄 실행 파일을 사용할 수 있습니다. 예를 들어 다음 명령을 사용하여 기존 프로젝트를 컴파일합니다.

$ quartus_sh -flow 컴파일

Tcl 스크립팅

다음 작업에는 Tcl API를 사용합니다.

  • 프로젝트 생성 및 관리
  • 과제 만들기
  • 편집 설계
  • 보고서 데이터 추출
  • 타이밍 분석 수행

쿼터스® II 소프트웨어 Tcl 예제 웹 페이지의 몇 가지 예제를 시작할 수 있습니다. 다른 여러 리소스는 다음과 같습니다.

스크립팅 리소스

리소스 설명
석영® II 스크립팅 참조 매뉴얼 쿼터스® 소프트웨어 명령줄 실행 및 Tcl 패키지 및 쿼터스 ® 소프트웨어 셸 내에서 의 명령을 모두 다룹니다.
석영® 프라임 스탠다드 에디션 설정 파일 참조 설명서 쿼터스® 소프트웨어 설정 파일(.qsf)에 있는 매개 변수 설정을 다룹니다.
명령줄 스크립팅 인텔 석영 프라임 스탠다드 에디션 사용자 가이드의 섹션입니다.
석영® II Tcl 예제 유용한 Tcl 스크립트 예제가 있는 웹 페이지입니다.
명령줄 스크립팅(ODSW1197) 인텔® 쿼투스 ® 소프트웨어(30분)의 명령줄 스크립팅 기능을 소개하는 온라인 교육.
Tcl 소개 (ODSW1180) Tcl 스크립팅 구문에 대한 소개입니다.
쿼터스® II 소프트웨어 트클 스크립팅 (ODSW1190) 쿼터스® II 소프트웨어의 Tcl 스크립팅 기능.
모두 보기 간단히 표시

OpenCL과 OpenCL 로고는 크로노스의 허가에 의해 사용되는 Apple Inc.의 상표입니다.

Still Have Questions?


Get answers for the most common design issues.

Search the Knowledge Base

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.