I/O 관리 및 보드 개발 지원 센터
초기 I/O 계획 및 승인을 위한 문서, 교육 및 도구
인텔® Quartus® Prime 소프트웨어에는 초기 I/O 계획 및 승인을 위한 I/O 관리 도구가 있습니다.
I/O 핀을 계획하는 동안 PCB 통합을 위한 인텔 FPGA 설계를 준비하십시오.
- Quartus Prime 소프트웨어에서 "보드 인식" 보드 추적 모델을 생성하여 I/O 신호 무결성 메트릭을 얻거나 타사 신호 무결성 시뮬레이션 도구에서 시뮬레이션을 위한 IBIS/HSPICE 모델을 생성합니다.
- I/O 핀아웃을 내보내 널리 사용되는 스키매틱 캡처 도구에서 사용할 사용자 지정 스키매틱 심볼을 생성합니다.
표 1. I/O 관리 문서
리소스 |
소프트웨어 에디션 | 설명 |
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Pro 및 Standard | I/O 타이밍 정보는 PCB 보드 설계 단계의 초기 분석에 매우 중요합니다. 타이밍 파라미터를 생성하여 I/O 표준 및 핀 배치를 고려하여 디자인의 타이밍 예산을 조정할 수 있습니다. |
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I/O 관리 | 프로 | 인텔 Quartus Prime Pro Edition 및 인텔 Quartus Prime Standard Edition 핸드북의 이 장에서는 인텔 FPGA I/O 계획 흐름에 대해 설명하고 핀 플래너와 같은 다양한 I/O 계획 도구를 언제 어떻게 사용하는지 자세히 설명합니다. 사용자 지정 메가 함수와 함께 핀 플래너의 초기 I/O 계획 흐름을 사용하여 최상위 HDL 파일을 만드는 방법을 설명합니다. I/O 할당 및 분석 방법론에 대해 설명하고, 인텔 Quartus Prime Pro Edition 및 인텔 Quartus Prime Standard Edition 소프트웨어에서 보드 추적 모델을 사용한 고급 I/O 타이밍 분석에 대해 설명합니다. |
I/O 관리 | 표준 | |
SSN(Simultaneous Switching Noise) 분석 및 최적화 | 표준 | 인텔 Quartus Prime Standard Edition 핸드북의 이 장에서는 인텔 Quartus Prime Standard Edition 소프트웨어 9.0 이상에서 SSN 분석기 및 최적화 도구를 사용하는 방법을 설명합니다. 도구 흐름에 대해 설명하고 인텔 FPGA 설계에서 정확한 SSN 분석을 수행하는 데 필요한 사항을 설명합니다. 또한 Prime Standard Edition 소프트웨어 SSN 최적화 기술 및 설정을 인텔 Quartus 대해서도 설명합니다. |
표 2. I/O 관리 교육 및 데모
리소스 |
소프트웨어 에디션 | 설명 |
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표준 | 인텔® Quartus® Prime Standard Edition 소프트웨어를 사용하여 인텔 FPGA 설계를 개발하는 방법을 배우게 됩니다. 새 프로젝트를 만들고, 사용자 설정 및 할당을 수행하고, 장치를 컴파일, 시뮬레이션 및 구성하여 시스템 내에서 작동하는 디자인을 확인합니다.
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인터페이스 플래너로 빠르고 쉬운 I/O 시스템 디자인 | 프로 | 이 교육에서는 Fitter의 기능을 사용하여 몇 분 안에 합법적인 평면도를 생성하는 인텔® Quartus® Prime Pro Edition 소프트웨어의 사용하기 쉬운 도구인 인터페이스 플래너(이전 명칭: BluePrint)에 대해 알아봅니다. I/O 계획 주기를 단축하기 위해 핀별로 할당하는 대신 인터페이스별로 보장된 법적 리소스 위치를 할당합니다.
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I/O 할당 분석 | 해당 없음 | Quartus II 소프트웨어의 I/O 할당 도구에 대한 빠른 데모를 확인하십시오. 인텔 Quartus Prime Pro Edition 소프트웨어에 있는 인터페이스 플래너 기능을 사용하는 방법을 배우게 됩니다.
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표 3. PCB 설계 문서화
타사 PCB 도구에 대한 사용 가능한 문서
사용 설명서 | 소프트웨어 버전 | 설명 |
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케이던스 보드 디자인 도구 지원 | 프로 | Siemens EDA 및 Cadence*의 선택적 타사 PCB 설계 도구 지원에 대해 설명합니다. 또한 HSPICE 및 IBIS 모델을 사용한 신호 무결성 분석 및 시뮬레이션에 대한 정보도 포함합니다. |
케이던스 보드 디자인 도구 지원 | 표준 | |
Siemens EDA PCB 설계 도구 지원 | 프로 | Mentor 그래픽* I/O 디자이너 소프트웨어를 사용하면 Mentor 그래픽* 도구에서 지원하는 전체 FPGA 심볼 디자인, 생성, 편집 및 백 주석 흐름을 활용할 수 있습니다. |
Mentor 그래픽* PCB 설계 도구 지원 | 표준 | |
장치 I/O 핀 관리 | 프로 | 이 장에서는 대상 장치에서 I/O 핀을 효율적으로 계획하고 할당하는 방법에 대해 설명합니다. 설계 단계 초기에 I/O 표준, 핀 배치 규칙 및 PCB 특성을 고려하십시오. |
장치 I/O 핀 관리 | 표준 | |
장치별 PDN(Power Delivery Network) 도구 2.0 사용 설명서 | 해당 없음 | 모든 장치에 대한 장치별 PDN 도구 2.0 탭에 대한 간략한 개요입니다. |
PDN용 고속 보드 설계 어드바이저 | 해당 없음 |
이 문서에는 배전 네트워크(PDN)를 설계하고 검토하기 위한 모범 사례 지침의 단계별 자습서 및 체크리스트가 포함되어 있습니다. |
AN 224: 고속 보드 레이아웃 지침 | 해당 없음 | 인텔 FPGAs로 고속 보드를 설계하고 배치하는 데 필요한 정보와 제안 사항이 포함되어 있습니다. |
외부 메모리 장치 핸드북, 5장, 고속 보드 설계 | 해당 없음 | 고속 보드 설계에 대한 일반 정보를 제공합니다. |
표 4. PCB 설계 리소스
리소스 |
소프트웨어 에디션 | 설명 |
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해당 없음 | 사용하기 쉬운 전력 분배 네트워크(PDN) 설계 도구는 보드 수준 PDN을 최적화하기 위해 모든 인텔® FPGAs 사용하는 그래픽 도구입니다. 보드 레벨 PDN의 목적은 VRM(전압 조절 모듈)에서 FPGA 전원 공급 장치로 전력 및 반환 전류를 분배하고 최적의 트랜시버 신호 무결성 및 FPGA 성능을 지원하는 것입니다. |
표 5. 보드 수준 신호 무결성 리소스
보드 레벨 신호 무결성 분석에 사용할 수 있는 리소스
리소스 |
소프트웨어 에디션 | 설명 |
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타사 도구를 사용한 신호 무결성 분석 | 프로 | 기존 FPGA 설계에서 인터페이스의 작동 속도가 계속 증가함에 따라 PCB를 구축하기 전에 보드의 FPGA과 다른 장치 간의 타이밍 및 신호 무결성 마진이 사양 및 허용 오차 내에 있어야 합니다. |
타사 도구를 사용한 신호 무결성 분석 | 표준 | |
I/O 모델 선택: IBIS 또는 HSPICE | 프로 | 인텔® Quartus® Prime 소프트웨어는 서로 다른 시뮬레이션 상황에 유용한 두 가지 유형의 I/O 모델인 IBIS 모델과 HSPICE 모델을 내보낼 수 있습니다. |
I/O 모델 선택: IBIS 또는 HSPICE | 표준 |
표 6. 신호 무결성 분석
신호 무결성 분석을 위한 교육 과정
리소스 |
소프트웨어 에디션 | 설명 |
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IBIS-AMI 모델을 사용한 SerDes 채널 시뮬레이션 | Pro 및 Standard | 이 교육에서는 인텔® FPGA 트랜시버를 사용하여 고속 PCB를 설계할 때 정확한 신호 무결성 시뮬레이션 및 분석의 필요성에 대해 학습합니다.
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