타이밍 분석기는 업계 표준 Synopsys® 설계 제약(SDC) 형식을 지원하는 ASIC 강도 정적 타이밍 분석기입니다. 이 페이지에서는 타이밍 분석기에 대해 자세히 알아볼 수 있는 리소스에 대한 링크를 제공합니다.
타이밍 분석기에 대한 간략한 개요는 인텔® Quartus® Prime 디자인 소프트웨어 제품 기능 페이지의 타이밍 분석기 섹션을 참조하십시오.
타이밍 분석기 리소스
표 1 은 타이밍 분석기에서 사용 가능한 설명서에 대한 링크를 제공합니다.
표 1. 타이밍 분석기 문서
| 제목 | 설명 |
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| AN775: I/O 타이밍 정보 생성 지침 | 이 애플리케이션 노트는 인텔® Quartus® Prime 소프트웨어를 사용하여 특정 장치에 대한 I/O 타이밍 정보를 생성하는 기법을 보여줍니다. |
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(프로 에디션) |
인텔® Quartus® Prime Pro Edition 타이밍 분석기는 업계 표준 제약 조건 및 분석 방법론을 사용하여 설계의 모든 레지스터-레지스터, I/O 및 비동기 재설정 경로에 대한 모든 데이터 요구 시간, 데이터 도착 시간 및 클럭 도착 시간을 보고합니다. |
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(표준판) |
인텔® Quartus® Prime Standard Edition 타이밍 분석기는 업계 표준 제약 조건 및 분석 방법론을 사용하여 설계의 모든 레지스터-레지스터, I/O 및 비동기 재설정 경로에 대한 모든 데이터 요구 시간, 데이터 도착 시간 및 클럭 도착 시간을 보고합니다. |
| 타이밍 분석기에서 멀티사이클 예외 적용(PDF) | 이 애플리케이션 노트는 타이밍 분석기에서 멀티사이클 예외를 적용하는 방법을 자세히 설명합니다. |
| Quartus Prime 타이밍 분석기 쿡북(PDF) | 이 쿡북은 다양한 설계 회로에 타이밍 제약을 적용하는 방법을 보여주는 다양한 설계 예제와 템플릿을 제공합니다. |
| 타이밍 분석기 퀵 스타트 튜토리얼(PDF) | 이 자습서에서는 타이밍 분석기에 대한 간략한 소개를 제공합니다. |
| SDC 및 타이밍 분석기 API 참조 매뉴얼(PDF) | 이 참조 매뉴얼은 타이밍 분석기에서 지원하는 모든 SDC 명령 목록과 전체 도구 명령 언어(Tcl) API를 제공합니다. |
| AN 471: 타이밍 분석기를 사용한 고성능 FPGA PLL 분석(PDF) | 이 애플리케이션 노트는 타이밍 분석기를 사용하여 위상 잠금 루프(PLL)를 분석하고 제한하는 방법에 대해 설명합니다. |
| Altera 타이밍 분석기와 Xilinx Trace 간 동등한 타이밍 분석 수행 백서(PDF) | 이 백서에서는 Altera의 타이밍 분석기와 Xilinx의 Trace 간에 동등한 정적 타이밍 분석을 수행하는 방법을 보여줍니다. |
| 타이밍 분석기 클럭 분석기 | 타이밍 분석을 위한 방정식 도출을 포함하여 클럭 분석에 대한 자세한 정보를 제공합니다. |
| 타이밍 분석기 예외 | 타이밍 분석기 SDC 예외 및 우선 순위에 대한 개요를 제공합니다. |
| 타이밍 분석기 컬렉션 | 지원되는 모든 컬렉션(타이밍 분석기의 핵심 부분)을 나열합니다. |
| 타이밍 분석기 GUI | 타이밍 분석기 GUI 및 해당 기능을 숙지합니다. |
표 2는 타이밍 분석기에서 제공되는 교육 및 데모에 대한 링크를 제공합니다.
표 2. 타이밍 분석기 교육 및 데모
| 제목 | 설명 |
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(온라인 강좌) |
타이밍 보고서 평가에 중점을 두고 인텔® Quartus® Prime Pro 소프트웨어 v. 20.3에서 타이밍 분석기 GUI의 주요 측면을 배우게 됩니다. 이것은 1.5 시간 온라인 과정입니다. |
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(온라인 강좌) |
이 교육에서는 인텔® Quartus® Prime 소프트웨어에서 타이밍 분석기를 사용하여 단일 데이터 속도 소스 동기 인터페이스를 제한하고 분석하는 방법을 보여줍니다. 일반적인 클럭 시스템 인터페이스와 비교한 소스 동기식 인터페이스의 이점을 배우게 됩니다. Synopsys* Design Constraints(SDC)를 작성하여 단일 데이터 전송률 소스 동기 입력 및 출력을 제한할 수 있습니다. 이것은 1 시간 온라인 과정입니다. |
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(온라인 강좌) |
이 교육에서는 이중 데이터 속도 인터페이스와 이러한 인터페이스 제한과 관련된 몇 가지 문제를 소개합니다. 입력 및 출력 DDR 인터페이스 모두에 대한 클럭 제약, 데이터 제약 및 타이밍 예외에 대해 배우게 됩니다. 마지막으로, 타이밍 분석기 타이밍 분석기로 DDR 소스 동기화 인터페이스 타이밍을 분석하는 방법을 배우게 됩니다. 30분 온라인 과정입니다. |
인텔® Quartus® Prime 소프트웨어: 파운데이션 (강사 주도 과정) |
인텔® Quartus® Prime 소프트웨어를 사용하여 초기 설계에서 장치 프로그래밍에 이르기까지 FPGA 또는 CPLD 설계를 개발하는 방법을 알아보십시오. 새 프로젝트를 만들고, 새 디자인 파일 또는 기존 디자인 파일을 입력하고, 프로젝트를 컴파일합니다. 컴파일 정보를 검색하고, 설정 및 할당을 사용하여 컴파일 결과를 조정하고, I/O 관련 할당을 관리하는 방법을 알아봅니다. 이것은 8 시간 강사 주도 과정입니다. |