외부 메모리 인터페이스 IP 지원 센터

외장 메모리 인터페이스(EMIF) 지원 페이지에서는 인텔 FPGAs의 설계 프로세스를 처음부터 끝까지 제공합니다.

소개

외부 메모리 인터페이스(EMIF) 지원 페이지에서는 외부 메모리 인터페이스를 계획, 설계, 구현 및 확인하는 방법에 대한 Intel Agilex® 7, 인텔® Stratix® 10, 인텔® Arria® 10 및 인텔® Cyclone® 10 FPGAs관련 정보를 찾을 수 있습니다. 이 페이지에서 디버그, 교육 및 기타 리소스 자료도 찾을 수 있습니다.

이 페이지는 처음부터 끝까지 디자인 프로세스를 안내하도록 설정되어 있습니다.

다른 FPGAs 관련 지원 리소스를 보려면 FPGA 문서, 교육 과정, 비디오, 설계 예시 및 기술 자료 링크에서 검색하십시오.

1. 장치 선택

장치를 선택하려면 어떻게 해야 합니까?

메모리 요구 사항에 따라 인텔® FPGA 선택하는 데 도움이 되는 두 가지 도구를 사용할 수 있습니다.

	EMIF 장치 선택기	EMIF 사양 예측기
기능	원하는 대역폭을 달성하는 데 필요한 메모리 인터페이스 결정 선택한 메모리 구성에 따라 대역폭 계산 선택한 메모리 인터페이스를 지원하는 모든 Intel Agilex 7, 인텔 Stratix 10 및 인텔 Arria 10 FPGAs 표시합니다.	선택한 인텔 FPGA 장치 제품군의 특정 구성에 대해 달성 가능한 성능 결정 필터 선택을 기반으로 각 FPGA 제품군의 최대 주파수, 속도 등급 및 EMIF 구성 표시 FPGAs 지원하는 각 외부 메모리 인터페이스 및 구성의 성능을 찾아 비교하십시오.
장치 지원	Intel Agilex 7 FPGAs 인텔 Stratix 10 FPGAs 인텔 Arria 10 FPGAs	모든 인텔 FPGAs
리소스	EMIF 장치 선택 도구 사용 설명서 EMIF 장치 선택기 비디오 자습서	EMIF 사양 추정기 비디오 자습서
EMIF 도구	Intel Agilex® 7, 인텔® Stratix® 10 또는 인텔® Arria 10 장치용 EMIF 장치 선택기 다운로드	EMIF 사양 추정기 페이지 열기

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외부 메모리 지적 재산권(IP)은 어떻게 선택합니까?

사용 가능한 다양한 메모리 지적 재산권(IP)에 대해 알아보려면 다음 온라인 교육 커리큘럼을 참조하십시오.

교육 과정	설명
인텔 FPGA 장치의 메모리 인터페이스 IP 소개	이 과정에서는 사용 가능한 다양한 외부 메모리 인터페이스 옵션과 인텔 Stratix 10 및 인텔 Arria 10 FPGAs의 아키텍처 및 하드 메모리 컨트롤러 기능을 다룹니다.
인텔 Stratix 10개 MX 장치의 고대역폭 메모리(HBM2) 인터페이스: 소개, 아키텍처	이 과정에서는 고대역폭 메모리를 인텔 Stratix 10 MX FPGA 장치에 통합할 때의 이점, 강화된 HBM 컨트롤러의 기능 및 옵션, HBM2 IP 생성 방법을 다룹니다.
인텔 Stratix 10 MX 장치의 고대역폭 메모리(HBM2) 인터페이스: HBMC 기능	이 과정에서는 강화된 HBM 컨트롤러의 기능 및 옵션과 컨트롤러와 사용자 로직 간의 Arm* AMBA 4 AXI 인터페이스를 다룹니다.
SoC 하드웨어 개요: 상호 연결 및 메모리	이 과정에서는 하드 프로세서 서브시스템(HPS) SDRAM 및 AMBA AXI 브리지 아키텍처의 기능을 다룹니다.

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2. 사용자 가이드 및 문서

장치 인텔® Stratix® 10개 장치 인텔® Arria® 10개 장치

Intel Agilex® 7	인텔® Cylcone®	10 장치		추가 사용 설명서
EMIF IP 사용자 가이드 외부 메모리 인터페이스 인텔® Agilex™ 7 F-시리즈 및 I-시리즈 FPGA IP 사용 설명서 디자인 예제 사용 설명서 외부 메모리 인터페이스 인텔® Agilex™ 7 F-시리즈 및 I-시리즈 FPGA IP 설계 예제 사용 설명서 릴리스 정보 F-시리즈 및 I-시리즈 FPGA IP 코어Intel Agilex® 7 외부 메모리 인터페이스 릴리스 정보 핀아웃 파일 인텔 Agilex 장치 핀아웃 및 EMIF 주소/명령 핀아웃	EMIF IP 사용자 가이드 외부 메모리 인터페이스 인텔 Stratix 10 FPGA IP 사용 설명서 디자인 예제 사용 설명서 외부 메모리 인터페이스 인텔 Stratix 10 FPGA IP 설계 예제 사용 설명서 릴리스 정보 외부 메모리 인터페이스 인텔 Stratix 10 FPGA IP 코어 릴리스 노트 핀아웃 파일 인텔 Stratix 10개 장치 핀아웃 및 EMIF 주소/명령 핀아웃	EMIF IP 사용자 가이드 외부 메모리 인터페이스 인텔 Arria 10 FPGA IP 사용 설명서 디자인 예제 사용 설명서 외부 메모리 인터페이스 인텔 Arria 10 FPGA IP 설계 예제 사용 설명서 릴리스 정보 인텔 Arria 10 FPGA IP 코어 릴리스 노트 핀아웃 파일 인텔 Arria 10개 장치 핀아웃 및 EMIF 주소/명령 핀아웃	EMIF IP 사용자 가이드 외부 메모리 인터페이스 인텔 Cyclone 10 GX FPGA IP 사용 설명서 디자인 예제 사용 설명서 외부 메모리 인터페이스 인텔 Cyclone 10 GX FPGA IP 디자인 예제 사용 설명서 릴리스 정보 외부 메모리 인터페이스 인텔 Cyclone 10 FPGA IP 코어 릴리스 노트 핀아웃 파일 인텔 Cyclone 10 장치 핀아웃 및 EMIF 주소/명령 핀아웃	인텔 FPGA PHY Lite 병렬 인터페이스용 PHY lite 인텔 FPGA IP 코어 사용 설명서 인텔 FPGA HBM2 사용자 가이드 고대역폭 메모리(HBM2) 인터페이스 인텔 FPGA IP 사용 설명서

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3. EMIF IP 생성

EMIF IP에 대한 정보는 어디에서 찾을 수 있습니까?

외부 메모리 인터페이스(EMIF) 지적 재산권(IP)에 대한 정보는 다음 외부 메모리 인터페이스 IP 사용 설명서를 참조하십시오.

'사용 설명서' 섹션을 참조하십시오

EMIF IP는 어떻게 생성합니까?

EMIF(외부 메모리 인터페이스) 지적 재산권(IP) 매개변수에 대한 자세한 내용은 다음 EMIF IP 사용 설명서 내의 다음 프로토콜별 섹션을 참조하십시오.

항목	Intel Agilex 7	인텔 Stratix 10	인텔 Arria 10	인텔 Cyclone 10
EMIF IP 매개 변수 설명	DDR4 (DDR4) QDR-IV 시리즈	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3 HBM2	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3 LPDDR3	DDR3 시리즈 LPDDR3
참고: EMIF IP를 생성하는 방법에 대한 자세한 내용은 아래 사용 설명서, 교육 과정 및 비디오 섹션을 참조하십시오.

항목

Intel Agilex 7

인텔 Stratix 10

인텔 Arria 10

인텔 Cyclone 10

EMIF IP 매개 변수 설명

참고:

EMIF IP를 생성하는 방법에 대한 자세한 내용은 아래 사용 설명서, 교육 과정 및 비디오 섹션을 참조하십시오.

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기능 시뮬레이션은 어떻게 수행합니까?

EMIF(외부 메모리 인터페이스) 지적 재산권(IP) 시뮬레이션에 대한 자세한 내용은 EMIF IP 사용 설명서의 다음 섹션을 참조하십시오.

EMIF 시뮬레이션 설계 예제를 생성하는 방법과 ModelSim*-인텔 FPGA 시뮬레이션 소프트웨어를 사용하여 시뮬레이션을 실행하는 방법에 대한 지침은 EMIF IP 설계 예제 사용자 가이드의 다음 섹션을 참조하십시오.

EMIF 설계를 검증하는 방법에 대한 자세한 내용은 '메모리 인터페이스 IP 검증' 과정의 '교육 과정 및 비디오' 섹션을 참조하십시오.

FPGA 리소스 및 핀 배치에 대한 정보는 어디에서 찾을 수 있습니까?

자세한 EMIF(외부 메모리 인터페이스) 핀 정보는 다음 EMIF 지적 재산권(IP) 사용 설명서 내의 다음 프로토콜별 섹션을 참조하십시오.

항목	Intel Agilex 7	인텔 Stratix 10	인텔 Arria 10	인텔 Cyclone 10
EMIF 핀 및 리소스 계획	DDR4 (DDR4) QDR-IV 시리즈	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3 LPDDR3	DDR3 시리즈 LPDDR3

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간소화된 I/O 배치를 위해 인터페이스 플래너에서 인텔 Arria 10 및 인텔 Stratix 10 FPGAs용 인텔 Quartus Prime Pro Edition 소프트웨어에서 사용할 수 있는 사용하기 쉬운 드래그 앤 드롭 도구를 참조하십시오. 인터페이스 플래너 사용 방법 및 이점에 대한 정보는 다음 비디오를 참조하십시오.

리소스 위치 할당을 위한 인터페이스 플래너에 대한 자세한 내용은 다음 온라인 교육 커리큘럼을 참조하세요.

교육 과정	설명
인터페이스 플래너로 빠르고 쉬운 I/O 시스템 디자인	이 과정에서는 인터페이스 플래너를 사용하여 디자인 리소스 평면도를 구현하는 방법을 다룹니다.

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추가 자료

핑퐁 PHY는 무엇입니까?

Ping Pong PHY를 사용하면 두 개의 메모리 인터페이스가 주소 및 명령 버스를 공유할 수 있습니다. 이는 DDR3 및 DDR4 프로토콜과 Stratix®V, 인텔 Arria 10 및 인텔 Stratix 10 FPGAs에서 지원됩니다. Ping Pong PHY의 개념, 이점 및 시뮬레이션 결과 분석에 대한 정보는 다음 비디오를 참조하십시오.
- DDR4 Ping Pong PHY 비디오

PHYLite에 대한 정보는 어디에서 찾을 수 있습니까?

PHYLite IP를 사용하면 인텔 Arria 10 및 인텔 Stratix 10 FPGAs용 맞춤형 메모리 인터페이스 PHY 블록을 구축할 수 있습니다. PHYLite IP에 대한 자세한 내용은 다음 사용 설명서를 참조하십시오.
- 병렬 인터페이스용 PHY Lite 인텔® FPGA IP 사용 설명서
다양한 DQ/DQS 그룹 크기에 따라 PHYLite에 핀아웃을 올바르게 할당하는 방법에 대한 자세한 내용은 다음 비디오를 참조하십시오.
- PHYLite 그룹 핀 배치 비디오 (참고: 이 비디오는 인텔 Stratix 10개 장치에도 적용됩니다.)
PHYLite IP는 인텔 Arria 10 및 인텔 Stratix 10 FPGAs에 대한 입력 및 출력 버퍼에서 다양한 I/O 표준 및 종단 값을 지원합니다. OCT(On-Chip-Termination) 블록을 만드는 방법과 PHYLite IP에서 종료된 I/O 버퍼와 연결하는 방법에 대한 자세한 내용은 다음 비디오를 참조하십시오.
- 다른 PHYLIte IP에서 보정된 종단 IO 버퍼를 위한 OCT 블록을 만드는 방법

4. 보드 설계 및 시뮬레이션

보드 레이아웃 및 설계에 대한 정보는 어디에서 찾을 수 있습니까?

자세한 EMIF(외부 메모리 인터페이스) 보드 레이아웃 및 설계 정보는 다음 EMIF 지적 재산권(IP) 사용자 가이드의 다음 프로토콜별 섹션을 참조하십시오.

항목	Intel Agilex 7	인텔 Stratix 10	인텔 Arria 10	인텔 Cyclone 10
EMIF 보드 설계 가이드라인	DDR4 (DDR4) QDR-IV 시리즈	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3	DDR3 시리즈 DDR4 (DDR4) QDR II/II+/II+ 익스트림 QDR-IV 시리즈 RLDRAM3 LPDDR3	DDR3 시리즈 LPDDR3

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보드/채널 시뮬레이션은 어떻게 수행합니까?

ISI(Write-and-Read Intersymbol Interference) 및 누화 측정, 명령, 주소, 제어 및 데이터 핀 정렬, I/O 뱅크 배치 제한에 대한 자세한 내용은 다음 지침을 참조하십시오.

보드 스큐 및 채널 손실은 어떻게 계산합니까?

보드 스큐 및 채널 손실을 계산하는 데 도움이 되는 두 가지 도구를 사용할 수 있습니다.

항목	보드 스큐 매개변수 도구	채널 손실 계산 도구
기능	PCB 트레이스 및 다중 랭크 설계로 인한 보드 스큐 계산	ISI(Intersymbol Interference) 및 명령, 주소, 제어 및 데이터 신호의 혼선으로 인한 채널 손실 계산
지원	인텔 Arria 10 및 인텔 Stratix 10 FPGAs 모든 메모리 프로토콜 Altera 보드 기울이기 매개변수 도구를 사용하는 방법	인텔 Arria 10 및 인텔 Stratix 10 FPGAs DDR 메모리 프로토콜 Mentor Graphics HyperLynx Signal Integrity 소프트웨어와만 호환 가능
도구	보드 기울이기 매개변수 도구 다운로드	채널 손실 도구 다운로드

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타이밍 클로저에 대한 정보는 어디에서 찾을 수 있습니까?

EMIF(외부 메모리 인터페이스) 타이밍 클로저에 대한 자세한 내용은 EMIF 지적 재산권(IP) 사용자 가이드의 다음 섹션을 참조하십시오.

5. 디버그

외부 메모리 인터페이스 디자인을 디버깅하려면 어떻게 합니까?

EMIF(외부 메모리 인터페이스) 지적 재산권(IP) 디버깅에 대한 자세한 내용은 EMIF IP 사용 설명서의 다음 섹션을 참조하십시오.

디버그에 사용할 수 있는 기본 도구는 EMIF 디버그 툴킷입니다.

항목	EMIF 디버그 툴킷
기능	DQS 그룹 및 DQ 핀당 사전 및 사후 교정 마진 표시 DQ 핀당 읽기/쓰기 아이 다이어그램 생성(2-D 아이 다이어그램) 테스트/디버그를 위한 사용자 지정 가능한 실시간 트래픽 생성기 허용(트래픽 생성기 2.0) 사용자 모드 트래픽 중 읽기/쓰기 여백 캡처(드라이버 마지닝)
지원	하나 이상의 메모리 인터페이스를 포함하는 EMIF 설계 예제 프로젝트 및 사용자 지정 EMIF 설계와 호환 모든 메모리 프로토콜 지원
접근성	인텔 Quartus Prime 소프트웨어(시스템 디버깅 도구 > 외부 메모리 인터페이스 툴킷 > 도구)를 통해 액세스 가능

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EMIF 디버그 툴킷은 어떻게 사용합니까?

EMIF 디버그 툴킷과의 호환성을 위해 여러 메모리 인터페이스를 데이지 체인 방식으로 연결하는 방법에 대한 단계별 지침은 다음 사용 설명서를 참조하십시오.

다중 메모리 인터페이스 디버깅 가이드

EMIF 디버그 툴킷에서 사용할 수 있는 읽기/쓰기 2D 아이 다이어그램 기능은 각 데이터 핀에 대한 읽기 및 쓰기 아이 다이어그램을 생성합니다. 중요한 볼륨에 대한 정보는 다음 비디오를 참조하십시오.tage EMIF IP 생성 프로세스 중 기준 매개변수 및 2-D 아이 다이어그램 기능 사용 방법:

Arria 10 외부 메모리 인터페이스 읽기 및 쓰기 2-D 아이 다이어그램

Traffic Generator 2.0을 사용하면 사용자 지정 가능한 트래픽 및 테스트 패턴을 통해 외부 메모리 인터페이스를 테스트하고 디버그할 수 있습니다. Traffic Generator 2.0 기능을 사용하는 방법에 대한 자세한 내용은 다음 가이드 및 비디오를 참조하십시오.

Traffic Generator 2.0 가이드
Traffic Generator 2.0 비디오(출시 예정)

드라이버 마진 기능을 사용하면 사용자 모드 트래픽 중에 핀당 읽기 및 쓰기 마진 데이터를 캡처할 수 있습니다. 드라이버 마진과 보정 마진의 차이점에 대한 정보와 드라이버 마진 기능 사용 방법에 대한 지침은 다음 비디오를 참조하십시오.

EMIF 설계를 디버깅하는 방법에 대한 자세한 내용은 다음 온라인 교육 커리큘럼을 참조하십시오.

교육 과정	설명
인텔® FPGA 장치에서 메모리 인터페이스 IP의 온칩 디버깅	이 과정에서는 EMIF 툴킷 또는 온칩 디버그 툴킷을 사용하여 디버그를 수행하는 방법, 트래픽 생성기 2.0을 사용하는 방법, 이러한 디버그 도구와의 호환성을 위해 여러 메모리 인터페이스 설계를 구성하는 방법을 다룹니다.

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컨트롤러 성능 최적화에 대한 정보는 어디에서 찾을 수 있습니까?

컨트롤러 성능 및 효율성에 대한 정보는 EMIF(외장 메모리 인터페이스) 지적 재산권(IP) 사용자 가이드의 다음 섹션을 참조하십시오.

EMIF와 관련된 알려진 문제에 대해 알아보려면 어떻게 해야 합니까?

EMIF IP와 관련된 현재 및 알려진 문제에 대한 자세한 내용은 기술 자료를 참조하십시오.

6. 교육 과정 및 간단한 비디오

교육 과정

Intel Agilex 7 장치

인텔 Arria 10 및 인텔 Stratix 10 장치

빠른 비디오

추가 문서

제품 수명 주기 단계별로 분류된 FPGA 장치 및 제품 컬렉션의 전체 목록입니다.

인텔® FPGA 장치 및 제품 지원 컬렉션

추가 권장 사용 설명서

EMIF(외부 메모리 인터페이스) 지적 재산권(IP)에 대한 자세한 내용은 다음 EMIF IP 사용 설명서를 참조하십시오.

외부 메모리 인터페이스에 대한 추가 교육 과정

인텔® FPGA Technical Training 카탈로그

기타 기술

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소개

1. 장치 선택

장치를 선택하려면 어떻게 해야 합니까?

외부 메모리 지적 재산권(IP)은 어떻게 선택합니까?

2. 사용자 가이드 및 문서

3. EMIF IP 생성

EMIF IP에 대한 정보는 어디에서 찾을 수 있습니까?

EMIF IP는 어떻게 생성합니까?

기능 시뮬레이션은 어떻게 수행합니까?

FPGA 리소스 및 핀 배치에 대한 정보는 어디에서 찾을 수 있습니까?

추가 자료

4. 보드 설계 및 시뮬레이션

보드 레이아웃 및 설계에 대한 정보는 어디에서 찾을 수 있습니까?

보드/채널 시뮬레이션은 어떻게 수행합니까?

보드 스큐 및 채널 손실은 어떻게 계산합니까?

타이밍 클로저에 대한 정보는 어디에서 찾을 수 있습니까?

5. 디버그

외부 메모리 인터페이스 디자인을 디버깅하려면 어떻게 합니까?

EMIF 디버그 툴킷은 어떻게 사용합니까?

컨트롤러 성능 최적화에 대한 정보는 어디에서 찾을 수 있습니까?

EMIF와 관련된 알려진 문제에 대해 알아보려면 어떻게 해야 합니까?

6. 교육 과정 및 간단한 비디오

교육 과정

빠른 비디오

추가 문서

추가 권장 사용 설명서

외부 메모리 인터페이스에 대한 추가 교육 과정

기타 기술