이더넷 지원 센터
이더넷 IP 지원 센터는 이더넷 링크의 선택, 설계 및 구현 방법에 대한 정보를 제공합니다. 시스템을 가동하고 이더넷 링크를 디버깅하는 방법에 대한 지침도 있습니다. 이 페이지는 처음부터 끝까지 이더넷 시스템 설계 흐름에 맞는 카테고리로 구성되어 있습니다.
아래 페이지에서 Intel Agilex® 7, 인텔® Stratix® 10, 인텔® Arria® 10, 인텔® Cyclone® 10 장치에 대한 지원 리소스를 확인하십시오. 다른 장치의 경우 FPGA 문서 색인, 교육 과정, 빠른 비디오, 설계 예제 및 기술 자료 링크에서 검색하십시오.
이더넷 설계 구현 블록 다이어그램
1. 장치 및 IP 선택
어떤 인텔® FPGA 제품군을 사용해야 합니까?
표 1을 참조하여 인텔 Agilex, 인텔 Stratix 10, 인텔 Arria 10 및 인텔 Cyclone 10 장치에 대한 이더넷 지적 재산권(IP) 코어 지원을 이해하십시오. 4개의 장치를 비교하여 이더넷 서브시스템 구현에 적합한 장치를 선택하십시오.
표 1 - 디바이스 및 IP 코어 지원
장치 제품군 |
타일 유형(Intel Agilex® 7 장치만 해당) |
IP 코어 |
전기 인터페이스 |
정방향 오류 수정 |
1588 정밀 시간 프로토콜 |
자동 협상/링크 교육 |
---|---|---|---|---|---|---|
Intel Agilex® 7 |
E-타일 |
이더넷 인텔 FPGA IP용 E-Tile 하드 IP 사용 설명서 E-tile 하드 IP Intel Agilex® 7 설계 예제 사용 설명서: 이더넷, E-tile CPRI PHY 및 동적 재구성 |
100GBASE-KR4 100GBASE-CR4 CAUI-4, CAUI-2 25GBASE-KR, 25GBASE-CR 25GBASE-R AUI 25GBASE-R 컨소시엄 링크 10GBASE-KR 10GBASE-CR |
리드 솔로몬 (528, 514) 리드 솔로몬 (544, 514) |
✓ |
✓ |
F-타일 |
10BASE-T 100BASE-T 1000BASE-T |
X |
✓ |
✓ |
||
F-타일 | F-Tile 저지연 이더넷 10G MAC 인텔® FPGA IP 사용 설명서 | NBASE-T | X
|
✓ | X | |
F-타일 | F-Tile 이더넷 다중 속도 인텔® FPGA IP 사용 설명서 | NBASE-T |
|
✓ | ✓ | |
F-타일 | F-타일 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP 사용 설명서 | NBASE-T | Na | ✓ | ✓ | |
F-타일 | F-Tile 25G 이더넷 인텔 FPGA IP 사용 설명서 | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-타일 | F-Tile 저지연 50G 이더넷 인텔® FPGA IP 사용 설명서 | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-타일 | F-Tile 저지연 100G 이더넷 인텔® FPGA IP 사용 설명서 | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-타일 | F-Tile 이더넷 인텔® FPGA Hard IP 사용 설명서 | 10GBASE-KR, 10GBASE-CR 10GBASE-LR, 25GBASE-KR 25GBASE-CR, 25GBASE-R, 25GAUI-1, 40GBASE-KR4 40GBASE-CR4, 40GBASE-SR4, 50GBASE-KR1, 50GBASE-CR1, 50GBASE-KR2, 50GBASE-CR2,50GAUI-1, 50GAUI-2, 100GBASE-KR1, 100GBASE-CR1, 100GBASE-KR2, 100GBASE-CR2, 100GBASE-KR4, 100GBASE-CR4, 100GAUI-1, 100GAUI-2100GAUI-4, CAUI-2, CAUI-4, 200GBASE-KR2, 200GBASE-CR2, 200GBASE-KR4, 200GBASE-CR4, 200GAUI-2200GAUI-4, 200GAUI-8, 400GBASE-KR4, 400GBASE-CR4, 400GAUI-4, 400GBASE-KR8, 400GBASE-CR8, 400GAUI-8 |
|
✓ | ✓ | |
F-타일 |
이더넷 하위 시스템 인텔® FPGA IP 사용 설명서 | 10GBASE-KR, 10GBASE-CR, 10GBASE-R, 25GBASE-KR, 25GBASE-CR, 25GBASE-R AUI, 25GBASE-R 컨소시엄 링크, 40GBASEKR-4, 40GBASE-CR4, 40GBASE-SR4, 50GBASE-KR2, 50GBASE-CR2, 50GAUI-2, 50GAUI-1, 100GBASE-KR4, 100GBASE-CR4, CAUI-4, CAUI-2, CAUI-1, 200GAUI-4, 200GAUI-2, 200GAUI-8, 400GAUI-8, 400GAUI-4 |
|
✓ | ✓ | |
장치 제품군 |
타일 유형(인텔® Stratix® 10 장치만 해당) |
IP 코어 |
전기 인터페이스 |
정방향 오류 수정 |
1588 정밀 시간 프로토콜 |
자동 협상/링크 교육 |
인텔® Stratix® 10 GX/SX/MX/TX/DX |
L-타일 및 H-타일 |
3배속 이더넷 인텔® FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
L-타일 및 H-타일 |
저지연 이더넷 10G MAC 인텔 FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
파이어코드 FEC |
✓ |
✓ |
|
L-타일 및 H-타일 |
10GBASE-R 인텔 FPGA IP |
|||||
L-타일 및 H-타일 |
10GBASE-KR PHY 인텔 FPGA IP |
|||||
L-타일 및 H-타일 |
1G/2.5G/5G/10G 멀티레이트 이더넷 PHY 인텔 FPGA IP |
|||||
L-타일 및 H-타일 |
저지연 40Gbps 이더넷 인텔 FPGA IP |
40G-베이스-R4 |
파이어코드 FEC |
|
✓ |
|
H-타일 |
이더넷용 인텔® FPGA H-Tile 하드 IP |
50G-베이스-R2 100G-베이스-R4 |
|
|
✓ |
|
L-타일 및 H-타일 |
25G 이더넷 인텔 Stratix 10 FPGA IP |
25GBASE-SR 10GBASE-R |
리드 솔로몬 (528, 514) |
✓ |
|
|
L-타일 및 H-타일 |
저지연 100Gbps 이더넷 인텔 FPGA IP |
100G-베이스-R4 |
리드 솔로몬 (528, 514) |
|
|
|
E-타일 |
100GBASE-KR4 100GBASE-CR4 CAUI-4, CAUI-2 25GBASE-KR, 25GBASE-CR 25GBASE-R AUI 25GBASE-R 컨소시엄 링크 10GBASE-KR 10GBASE-CR |
리드 솔로몬 (528, 514) 리드 솔로몬 (544, 514) |
✓ |
✓ |
||
장치 제품군 |
IP 코어 |
전기 인터페이스 |
정방향 오류 수정 |
1588 정밀 시간 프로토콜 |
자동 협상/링크 교육 |
|
인텔® Arria® 10 GX/GT/SX |
3배속 이더넷 인텔 FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
저지연 이더넷 10G MAC 인텔 FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
파이어코드 FEC |
✓ |
✓ |
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10GBASE-R 인텔 FPGA IP |
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XAUI PHY 인텔 FPGA IP |
||||||
1G/10GbE 및 10GBASE-KR PHY 인텔 FPGA IP |
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1G/2.5G/5G/10G 멀티레이트 이더넷 PHY 인텔 FPGA IP IP 코어 사용자 가이드 보기 |
||||||
저지연 40Gbps 이더넷 인텔 FPGA IP |
40G-베이스-R4 |
파이어코드 FEC |
✓ |
✓ |
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저지연 100Gbps 이더넷 인텔 FPGA IP |
100G-베이스-R10 100G-베이스-R4 |
리드 솔로몬 (528, 514) |
✓ |
|
||
25Gbps 이더넷 인텔 FPGA IP |
25G-베이스-R1 |
리드 솔로몬 (528, 514) |
✓ |
|
||
50Gbps 이더넷 인텔 FPGA IP |
50G-베이스-R2 |
|
|
|
||
장치 제품군 |
IP 코어 |
전기 인터페이스 |
정방향 오류 수정 |
1588 정밀 시간 프로토콜 |
자동 협상/링크 교육 |
|
인텔® Cyclone® 10 LP/GX |
3배속 이더넷 인텔 FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
저지연 이더넷 10G MAC 인텔 FPGA IP (인텔 Cyclone® 10 GX만 해당) |
10GBASE-R |
|
✓ |
|
위의 표에 나열된 다양한 기능이 상호 배타적인지 여부를 이해하고 확인하려면 해당 사용 설명서를 참조하십시오. 예를 들어, 저지연 100Gbps 이더넷(인텔 Arria 10 디바이스용)의 인텔 FPGA IP에서는 RS-FEC와 1588 PTP를 동시에 활성화할 수 없습니다.
2. 설계 흐름 및 IP 통합
IP 통합에 대한 정보는 어디에서 찾을 수 있습니까?
선택한 IP 코어 사용 설명서의 시작 섹션을 참조하십시오. 자세한 내용은 다음 문서를 참조할 수도 있습니다.
인텔 Arria 10 장치
- AN 735: 인텔® FPGA 저지연 이더넷 10G MAC IP 코어 마이그레이션 지침
- AN 795: Arria® 10 장치에서 저지연 10G MAC IP 코어를 사용하는 10G 이더넷 하위 시스템에 대한 지침 구현
- AN 808: 10G 이더넷 하위 시스템에 대한 지침을 인텔 Arria® 10에서 인텔 Stratix® 10으로 마이그레이션
인텔 Stratix 10 기기
인텔 Agilex 장치
어떤 이더넷 IP 코어를 사용해야 합니까?
이더넷에 대한 인텔® FPGA IP
이더넷용 인텔 FPGA IP 포트폴리오에는 10Mbps에서 100Gbps까지 데이터 속도를 지원하는 다양한 IP 유형이 포함되어 있습니다. 이더넷 IP 솔루션에는 미디어 액세스 컨트롤러와 물리 매체 부착(PMA)과 물리 코딩 하위계층(PCS)을 모두 포함하는 PHY IP 코어가 포함됩니다. 자세한 내용은 다음 사용 설명서를 참조하십시오.
인텔 Agilex 장치
- 이더넷 인텔 FPGA IP용 인텔® E-Tile 하드 IP 사용 설명서
- 인텔 E-Tile 트랜시버 PHY 사용 설명서
- 인텔 E-Tile 채널 배치 도구
- Intel Agilex® 7 장치 데이터 시트
인텔 Stratix 10 기기
- 인텔 FPGA 3배속 이더넷 IP 코어 사용 설명서
- 인텔 FPGA 저지연 이더넷 10G MAC IP 코어 사용 설명서
- 인텔 Stratix 10 1G/2.5G/5G/10G 다중 속도 이더넷 PHY IP 코어 사용 설명서
- 인텔 Stratix 10 10GBASE-KR PHY IP 코어 사용 설명서
- 인텔 Stratix 10 저지연 40Gbps 이더넷 IP 코어 사용 설명서
- 인텔 Stratix 10 저지연 100Gbps 이더넷 IP 코어 사용 설명서
- 인텔 Stratix 10 이더넷용 E-Tile 하드 IP 인텔 FPGA IP 사용 설명서
- 인텔 Stratix 10 E-Tile 트랜시버 PHY 사용 설명서
- 인텔 Stratix 이더넷 인텔 FPGA IP용 10 H-Tile 하드 IP 사용 설명서
- 인텔 Stratix 10 L 및 H-Tile 트랜시버 PHY 사용 설명서
- 인텔 Stratix 10 장치 데이터시트
- 인텔 E-Tile 채널 배치 도구
인텔 Arria 10 장치
- 인텔 FPGA 3배속 이더넷 IP 코어 사용 설명서
- 인텔 FPGA 저지연 이더넷 10G MAC IP 코어 사용 설명서
- 25Gbps 이더넷 IP 코어 사용 설명서
- 50Gbps 이더넷 IP 코어 사용 설명서
- 저지연 40Gbps 이더넷 IP 코어 사용 설명서
- 저지연 100Gbps 이더넷 IP 코어 사용 설명서
- 저지연 40Gbps 및 100Gbps 이더넷 MAC 및 PHY MegaCore 기능 사용 설명서
인텔 Cyclone 10 기기
3. 보드 설계 및 전원 관리
핀 연결 가이드라인
인텔 Cyclone 10 기기
인텔 Arria 10 장치
인텔 Stratix 10 기기
인텔 Agilex 장치
도해 검토
인텔 Cyclone 10 기기
인텔 Arria 10 장치
인텔 Stratix 10 기기
인텔 Agilex 장치
보드 설계 지침
- 보드 레이아웃 테스트
- AN 114: 인텔® 프로그래밍 가능 장치 패키지에 대한 보드 설계 지침
- AN 766: 인텔 Stratix 10개 장치, 고속 신호 인터페이스 레이아웃 설계 지침
- AN 613: 인텔 FPGAs의 PCB 스택업 설계 고려 사항
- AN 875: 인텔 Stratix 10 E-타일 PCB 설계 지침
- AN 886: Intel Agilex® 7 장치 설계 지침
- Intel Agilex® 7 전원 관리 사용 설명서
- Intel Agilex® 7 장치 제품군 고속 직렬 인터페이스 신호 무결성 설계 지침
- AN 910: Intel Agilex® 7 배전 네트워크 설계 지침
화력 발전 지침
4. 디자인 예제 및 참조 디자인
인텔 Arria 10 장치
- 3배속 이더넷
- AN647: 단일 포트 3배속 이더넷 및 온보드 PHY 칩 참조 디자인
- AN-744: 인텔 Arria 10 장치용 확장 가능한 3배속 이더넷 참조 설계
- 인텔 Arria 10 3배속 이더넷 및 네이티브 PHY 설계 예
- IEEE 1588v2 및 네이티브 PHY를 사용하는 인텔 Arria 10 3배속 이더넷 설계 예
- 10G 이더넷
- AN 699: 인텔® FPGA 이더넷 설계 툴킷 사용
- AN794: 인텔 Arria 10 저지연 이더넷 10G MAC 및 XAUI PHY 레퍼런스 디자인
- AN 701: 인텔 Arria 10 1G/10G PHY를 사용하는 확장 가능한 저지연 이더넷 10G MAC
- AN 838: Aquantia 이더넷 PHY 참조 설계와 인텔 Arria 10 NBASE-T 이더넷 솔루션 간의 상호 운용성
- 인텔 Arria 10 SoC 확장 가능 다중 속도 10M-10G 이더넷 설계 예
- 인텔 Arria 10 확장 가능한 10G 이더넷 MAC + IEEE 1588v2 설계 예제의 기본 PHY
인텔 Stratix 10 기기
- 3배속 이더넷
- AN830: 인텔 FPGA 3배속 이더넷 및 온보드 PHY 칩 레퍼런스 디자인
- 1G/2.5G 이더넷
- 인텔 Stratix 10용 1G/2.5G 이더넷 설계 예
- 10G 이더넷
- 저지연 이더넷 10G MAC용 인텔 FPGA IP 설계 예제 사용 설명서
- 40G 이더넷
- 저지연 40Gbps 이더넷용 인텔 FPGA IP 설계 예제 사용 설명서
- 이더넷용 인텔 FPGA H-Tile 하드 IP
- 디자인 예제 사용 설명서
- 100G 이더넷
- 저지연 100Gbps 이더넷용 인텔 FPGA IP 설계 예제 사용 설명서
- 이더넷 인텔 Stratix 10용 E-Tile 하드 IP
- FPGA IP 디자인 사례 사용자 가이드
Intel Agilex 7 장치
- 이더넷 인텔 Agilex 장치용 E-Tile 하드 IP
- 3배속 이더넷 IP
- F-Tile 3배속 이더넷 인텔® FPGA IP 디자인 예제 사용 설명서
- 10G 이더넷 IP
- 25G 이더넷 IP
- F-Tile 이더넷 하드 IP
5. 디버그
도구
인텔 Stratix 10 장치 이더넷 링크 검사기
Ethernet Link Inspector는 두 개의 하위 툴로 구성됩니다.
- Link Monitor(링크 모니터) - 인텔 Stratix 10 디바이스와 링크 파트너 간의 이더넷 링크 상태를 지속적으로 모니터링할 수 있습니다. 모니터링할 수 있는 주요 기능 중 일부는 링크 상태 요약(CDR 잠금, RX 복구 주파수, 레인 정렬 잠금 등)입니다. MAC 패킷 통계, FEC 통계 등
- Link Analysis(링크 분석) - 링크 불러오기 시퀀스(예: 자동 협상, 링크 교육 등) 또는 Signal Tap Logic Analyzer 파일에 캡처된 기타 이벤트를 투명하게 볼 수 있습니다. 주어진 이벤트에 대해 Signal Tap Logic Analyzer 파일을 구성 및 캡처한 다음 Link Analysis를 사용하여 해당 이벤트 기간 동안 캡처된 이벤트 및 연구 인텔 Stratix 10 동작을 가져옵니다.
특정 인텔® Quartus® 소프트웨어 버전에 대한 Ethernet Link Inspector에 액세스하려면 아래 표를 참조하십시오.
- IP 및 장치 지원 사용 모델의 경우 관련 이더넷 링크 검사기 사용 설명서의 '1.2 지원되는 IP 코어 및 장치' 섹션을 참조하십시오.
도구 파일 |
인텔 Quartus 소프트웨어 버전 |
사용 설명서 |
---|---|---|
인텔 Quartus Prime 19.1 Pro용 인텔 Stratix 10 이더넷 링크 인스펙터 STP 패키지(이 도구는 Quartus 19.1+에 통합됨) |
인텔 Quartus 소프트웨어 19.1 이상(L, H, E-Tiles) |
|
인텔 Quartus 소프트웨어 18.0 - 18.1.2(L, H 및 E-Tiles) |
이더넷 링크 검사기 사용 설명서 이더넷 링크 검사기 패키지 v4.1 및 v1.1용 아카이브 | |
인텔 Quartus 소프트웨어 17.1 이하(L 및 H-Tiles) |
이더넷 링크 검사기 사용 설명서 이더넷 링크 검사기 패키지 v4.1 및 v1.1용 아카이브 |
지적 재산권(IP) 코어 릴리스 정보
인텔 Cyclone 10 기기
인텔 Arria 10 장치
- 인텔 FPGA 트리플 스피드 이더넷 IP 코어 릴리스 노트
- 인텔 FPGA 저지연 이더넷 10G MAC IP 코어 릴리스 노트
- 1G/10G 및 백플레인 이더넷 10GBASE-KR PHY 릴리스 정보
- 1G/2.5G/5G/10G 다중 속도 이더넷 PHY IP 코어 릴리스 정보
- 25G 이더넷 IP 코어 릴리스 정보
- 저지연 40Gbps 이더넷 IP 코어 릴리스 정보
- 저지연 100Gbps 이더넷 IP 코어 릴리스 정보
인텔 Stratix 10 기기
- 인텔 FPGA 트리플 스피드 이더넷 IP 코어 릴리스 노트
- 인텔 FPGA 저지연 이더넷 10G MAC IP 코어 릴리스 노트
- 인텔 Stratix 10 10GBASE-KR PHY 릴리스 노트
- 인텔 Stratix 이더넷 IP 코어용 10 H-Tile 하드 IP 릴리스 정보
- 인텔 Stratix 10 저지연 40Gbps 이더넷 IP 코어 릴리스 정보
- 인텔 Stratix 10 저지연 100Gbps 이더넷 IP 코어 릴리스 정보
- 인텔 Stratix 10 이더넷용 E-Tile 하드 IP 인텔 FPGA IP 릴리스 노트
인텔 Agilex 장치
결함 트리 분석 가이드
지식 기반 솔루션
인텔 Cyclone 10 기기
인텔 Arria 10 장치
- 기술 자료 검색(3배속 이더넷 인텔 FPGA IP)
- 기술 자료 검색(저지연 이더넷 10G MAC 인텔 FPGA IP)
- 기술 자료 검색(1G/10G 및 백플레인 이더넷 10GBASE-KR PHY 인텔 FPGA IP)
- 기술 자료 검색(1G/2.5G/5G/10G 이더넷 다중 속도 PHY에 대한 인텔 FPGA IP)
- 기술 자료 검색(25G 이더넷 인텔 FPGA IP)
- 기술 자료 검색(저지연 40Gbps 이더넷에 대한 인텔 FPGA IP)
- 기술 자료 검색(저지연 100Gbps 이더넷에 대한 인텔 FPGA IP)
인텔 Stratix 10 기기
- 기술 자료 검색(3배속 이더넷 인텔 FPGA IP)
- 기술 자료 검색(저지연 이더넷 10G MAC 인텔 FPGA IP)
- 기술 자료 검색(1G/2.5G/5G/10G 이더넷 다중 속도 PHY에 대한 인텔 FPGA IP)
- 기술 자료 검색(25G 이더넷 인텔 FPGA IP)
- 기술 자료 검색(저지연 40Gbps 이더넷에 대한 인텔 FPGA IP)
- 기술 자료 검색(저지연 100Gbps 이더넷에 대한 인텔 FPGA IP)
인텔 Agilex 장치
인텔® FPGA Technical Training
6. 교육 과정 및 비디오
인텔® FPGA 빠른 비디오
항목 |
설명 |
---|---|
PTP 스택 LinuxPTPv1.5, 프리로더, 10Gbps 이더넷 MAC 드라이버 및 PTP 드라이버를 포함하는 소프트웨어와 10G BaseR PHY를 탑재한 10G 이더넷 MAC용 인텔 FPGA IP 모두 사용하는 인텔의 새로운 1588 시스템 수준 참조 설계에 대해 알아보십시오. |
|
이더넷 또는 Nios II 프로세서 설계를 위한 디버깅 기술에 대해 알아보십시오. |
|
이더넷 또는 Nios II 프로세서 설계를 위한 디버깅 기술에 대해 알아보십시오. |
|
이더넷 주변기기를 동기화하기 위해 자동 협상을 사용하는 방법을 알아보십시오. |
|
3배속 이더넷 링크 동기화 문제를 디버깅하는 방법을 알아보십시오. |
|
3배속 이더넷 인텔 FPGA IP 예를 들어 IP 코어를 인텔 Arria 10 FPGA 제품군으로 마이그레이션하는 방법을 알아보십시오. |
|
저지연 10G 이더넷 MAC의 인텔 FPGA IP 및 레거시 인텔 FPGA IP에서 10G 이더넷 MAC으로 마이그레이션하는 방법에 대해 알아보십시오. |
|
DXE 단계로 부팅한 후 UEFI 셸에서 이더넷 기능을 사용하는 방법을 알아봅니다. |
|
IEEE 1588 기능을 사용하는 10G 이더넷 MAC용 인텔 FPGA IP 및 1G/10G PHY용 인텔® FPGA IP에 대한 데모를 시청하십시오. 디자인 하드웨어 테스트를 수행하는 방법과 하드웨어 tcl 스크립트를 수정하여 테스트의 목적을 지정하는 방법을 알아봅니다. |
|
2.5G 이더넷 IP Chalk Talk 동영상을 시청하십시오. |
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