소개
개발 키트
| IP 코어 | IP 코어 카테고리 |
|---|---|
| Top level generated instrumentation fabric | Debug & Performance |
| Altera Arria 10 XCVR Reset Sequencer | Other |
| Nios II Gen2 Processor | NiosII |
| Nios II Gen2 Processor Unit | NiosII |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| Arria 10 External Memory Interfaces | ExternalMemoryInterfaces |
| EMIF Core Component for 20nm Families | ExternalMemoryInterfaces |
| EMIF Error Correction Code (ECC) Component | Internal Components |
| EMIF Error Correction Code (ECC) Component for Arria 10 | Internal Components |
| Arria 10 External Memory Interfaces Debug Component | ExternalMemoryInterfaces |
| alt_mem_if JTAG to Avalon Master Bridge | BridgesAndAdaptors |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| JTAG UART | ConfigurationProgramming |
| System ID Peripheral | Other |
| Clocked Video Input II (4K Ready) | AudioVideo |
| Video and Image Processing Suite | Other |
| Clocked Video Output II (4K Ready) | AudioVideo |
| Video Input Bridge | AudioVideo |
| alt_vip_cvo_core | AudioVideo |
| Switch II (4K Ready) | Video and Image Processing |
| Frame Buffer II (4K Ready) | AudioVideo |
| Interval Timer | Peripherals |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| IRQ Mapper | QsysInterconnect |
| IRQ Clock Crosser | QsysInterconnect |
| ALTCLKCTRL | ClocksPLLsResets |
| Arria 10 Transceiver Native PHY | TransceiverPHY |
| Transceiver PHY Reset Controller | TransceiverPHY |
| SDI II | TransceiverPHY |
| Arria 10 FPLL | ClocksPLLsResets |
| Altera IOPLL | ClocksPLLsResets |
세부 설명
Quartus Prime 소프트웨어 GUI(버전 14.1 이상)에서 설계 템플릿 준비
참고: 설계 예제를 다운로드한 후 설계 템플릿을 준비해야 합니다. 다운로드한 파일은 <project>.par 파일 형식으로, 이 파일에는 디자인 파일의 압축 버전(.qar 파일과 유사)과 프로젝트를 설명하는 메타데이터가 포함되어 있습니다. 이 정보의 조합이 <project>.par 파일을 구성합니다. 릴리스 16.0 이상에서는 <project>.par 파일을 두 번 클릭하기만 하면 Quartus가 해당 프로젝트를 시작합니다.
프로젝트 템플릿을 표시하는 두 번째 방법은 새 프로젝트 마법사(파일 > 새 프로젝트 마법사)를 사용하는 것입니다. 첫 번째 패널에 프로젝트 이름과 폴더를 입력하면 두 번째 패널에서 빈 프로젝트 또는 프로젝트 템플릿을 지정하도록 요청합니다. 프로젝트 템플릿을 선택합니다. 이전에 로드한 디자인 템플릿 프로젝트 목록과 다양한 개발 키트에 대한 핀아웃 및 설정이 포함된 다양한 "베이스라인 핀아웃 디자인"이 표시됩니다. 목록에 디자인 템플릿이 보이지 않으면 아래에 동그라미로 표시된 디자인 템플릿 설치라는 링크를 클릭합니다.
다운로드한 <project>.par 파일을 찾아 다음을 클릭한 다음 마침을 클릭하면 디자인 템플릿이 설치되어 Quartus의 프로젝트 탐색기 창에 표시됩니다.
참고: 설계가 설계 스토어에 설계 템플릿으로 저장되면 명시된 Quartus 소프트웨어 버전에 대해 이전에 회귀 테스트를 거쳤습니다. 회귀는 설계 템플릿이 Quartus 설계 흐름에서 분석/합성/피팅/어셈블리 단계를 통과하도록 합니다.
Quartus Prime 소프트웨어 명령줄에서 설계 템플릿 준비
명령줄에 다음 명령을 입력합니다.
quartus_sh --platform_install -package <프로젝트 디렉토리>/<project>.par
프로세스가 완료되면 다음을 입력합니다.
quartus_sh --platform -name <프로젝트>
참고:
* ACDS 버전 : 19.2.0 Pro