인텔® Stratix® 10 FPGA – 메일박스 클라이언트 인텔 FPGA IP 코어(QSPI 플래시 액세스 및 원격 시스템 업데이트) 설계 예

사서함 클라이언트 인텔 FPGA IP는 호스트와 SDM(보안 장치 관리자) 사이의 브리지입니다. 사서함 클라이언트 인텔 FPGA IP 사용하여 명령을 보내고 SDM 주변 장치 클라이언트로부터 상태를 수신합니다. 메일박스 클라이언트 인텔 FPGA IP는 Avalon-MM 마스터에 연결해야 하는 Avalon® 메모리 매핑(Avalon-MM) 슬레이브 구성 요소입니다.

이 참조 디자인에서 JTAG-to-Avalon 마스터는 사서함 클라이언트 인텔 FPGA IP 코어에 연결하는 호스트 컨트롤러 역할을 합니다. JTAG-to-Avalon 마스터 브리지 IP는 시스템 콘솔에서 수신하는 명령을 사서함 클라이언트 인텔 FPGA IP 코어에 필요한 Avalon-MM 형식으로 변환합니다. 사서함 클라이언트 인텔 FPGA IP: 명령을 구동하고 SDM에서 응답을 받습니다.

rsu1.tcl 스크립트는 SDM에서 지원하는 사용 가능한 명령 기능을 수행하는 예제를 제공합니다. 인텔 Quartus® Prime 소프트웨어의 시스템 콘솔을 통해 rsu1.tcl 스크립트에서 사용할 수 있는 함수를 실행하여 다음 작업을 수행할 수 있습니다.

• IDCODE FPGA 읽기
• CHIP ID FPGA 읽기
• .rpd 파일이 있는 프로그램 QSPI 플래시와 같은 QPSI 플래시 액세스 작업.
• RSU 상태 읽기와 같은 원격 시스템 업데이트(RSU) 작업 및 데이터 소스에서 재구성 트리거(애플리케이션 이미지 또는 공장 이미지일 수 있음).

Quartus Prime 소프트웨어 GUI(버전 14.1 이상)에서 설계 템플릿 준비

참고: 설계 예제를 다운로드한 후 설계 템플릿을 준비해야 합니다. 다운로드한 파일은 <project>.par 파일 형식으로, 이 파일에는 디자인 파일의 압축 버전(.qar 파일과 유사)과 프로젝트를 설명하는 메타데이터가 포함되어 있습니다. 이 정보의 조합이 <project>.par 파일을 구성합니다. 릴리스 16.0 이상에서는 <project>.par 파일을 두 번 클릭하기만 하면 Quartus가 해당 프로젝트를 시작합니다.

프로젝트 템플릿을 표시하는 두 번째 방법은 새 프로젝트 마법사(파일 > 새 프로젝트 마법사)를 사용하는 것입니다. 첫 번째 패널에 프로젝트 이름과 폴더를 입력하면 두 번째 패널에서 빈 프로젝트 또는 프로젝트 템플릿을 지정하도록 요청합니다. 프로젝트 템플릿을 선택합니다. 이전에 로드한 디자인 템플릿 프로젝트 목록과 다양한 개발 키트에 대한 핀아웃 및 설정이 포함된 다양한 "베이스라인 핀아웃 디자인"이 표시됩니다. 목록에 디자인 템플릿이 보이지 않으면 아래에 동그라미로 표시된 디자인 템플릿 설치라는 링크를 클릭합니다.

다운로드한 <project>.par 파일을 찾아 다음을 클릭한 다음 마침을 클릭하면 디자인 템플릿이 설치되어 Quartus의 프로젝트 탐색기 창에 표시됩니다.

참고: 설계가 설계 스토어에 설계 템플릿으로 저장되면 명시된 Quartus 소프트웨어 버전에 대해 이전에 회귀 테스트를 거쳤습니다. 회귀는 설계 템플릿이 Quartus 설계 흐름에서 분석/합성/피팅/어셈블리 단계를 통과하도록 합니다.

Quartus Prime 소프트웨어 명령줄에서 설계 템플릿 준비

명령줄에 다음 명령을 입력합니다.

quartus_sh --platform_install -package <프로젝트 디렉토리>/<project>.par

프로세스가 완료되면 다음을 입력합니다.

quartus_sh --platform -name <project>