인텔® Stratix® 10 FPGA – 직렬 플래시 메일박스 클라이언트 인텔 FPGA IP 코어 설계 예

인텔® Stratix® 10 FPGA – 직렬 플래시 메일박스 클라이언트 인텔 FPGA IP 코어 설계 예

715080
11/27/2018

소개

이 참조 디자인은 인텔® Stratix® 10 직렬 플래시 메일박스 클라이언트 인텔 FPGA IP 코어를 구현하여 플래시 장치 ID 읽기, 플래시 장치에서 섹터 지우기 수행, 플래시 장치 간 데이터 읽기 및 쓰기와 같은 범용 메모리 작업을 수행합니다. 그 외에도 인텔 Stratix 10 Serial Flash Mailbox Client 인텔 FPGA IP Core를 사용하여 원시 프로그래밍 데이터(.rpd) 파일을 플래시 장치에 쓰는 흐름도 보여 줍니다.

개발 키트

인텔® Stratix® 10 GX FPGA 개발 키트

디자인 세부 사항

장치 제품군

인텔® Stratix® 10 FPGA 및 SoC FPGA
Quartus 버전

인텔® Quartus® Prime Pro Edition
Quartus 버전

18.0
IP 코어 (27)
IP 코어 IP 코어 카테고리
Top level generated instrumentation fabric Debug & Performance
Reset Controller QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Altera SDM Mbox Bridge Configuration and Programming
Altera FPGA2SDM Bridge Configuration and Programming
Altera SDM2FPGA Bridge Configuration and Programming
Altera SDM GPI Configuration and Programming
Altera SDM IRQ Configuration and Programming
Altera SDM GPO Configuration and Programming
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
MM Interconnect QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
altera_config_stream_endpoint Debug & Performance

세부 설명

Quartus Prime 소프트웨어 GUI(버전 14.1 이상)에서 설계 템플릿 준비


참고: 설계 예제를 다운로드한 후 설계 템플릿을 준비해야 합니다. 다운로드한 파일은 <project>.par 파일 형식으로, 이 파일에는 디자인 파일의 압축 버전(.qar 파일과 유사)과 프로젝트를 설명하는 메타데이터가 포함되어 있습니다. 이 정보의 조합이 <project>.par 파일을 구성합니다. 릴리스 16.0 이상에서는 <project>.par 파일을 두 번 클릭하기만 하면 Quartus가 해당 프로젝트를 시작합니다.


프로젝트 템플릿을 표시하는 두 번째 방법은 새 프로젝트 마법사(파일 > 새 프로젝트 마법사)를 사용하는 것입니다. 첫 번째 패널에 프로젝트 이름과 폴더를 입력하면 두 번째 패널에서 빈 프로젝트 또는 프로젝트 템플릿을 지정하도록 요청합니다. 프로젝트 템플릿을 선택합니다. 이전에 로드한 디자인 템플릿 프로젝트 목록과 다양한 개발 키트에 대한 핀아웃 및 설정이 포함된 다양한 "베이스라인 핀아웃 디자인"이 표시됩니다. 목록에 디자인 템플릿이 보이지 않으면 아래에 동그라미로 표시된 디자인 템플릿 설치라는 링크를 클릭합니다.



다운로드한 <project>.par 파일을 찾아 다음을 클릭한 다음 마침을 클릭하면 디자인 템플릿이 설치되어 Quartus의 프로젝트 탐색기 창에 표시됩니다.


참고: 설계가 설계 스토어에 설계 템플릿으로 저장되면 명시된 Quartus 소프트웨어 버전에 대해 이전에 회귀 테스트를 거쳤습니다. 회귀는 설계 템플릿이 Quartus 설계 흐름에서 분석/합성/피팅/어셈블리 단계를 통과하도록 합니다.



Quartus Prime 소프트웨어 명령줄에서 설계 템플릿 준비


명령줄에 다음 명령을 입력합니다.

quartus_sh --platform_install -package <프로젝트 디렉토리>/<project>.par


프로세스가 완료되면 다음을 입력합니다.

quartus_sh --platform -name <프로젝트>



참고:

* ACDS 버전 : 18.0.0 Pro


개발 키트

인텔® Stratix® 10 GX FPGA 개발 키트

디자인 세부 사항

장치 제품군

인텔® Stratix® 10 FPGA 및 SoC FPGA
Quartus 버전

인텔® Quartus® Prime Pro Edition
Quartus 버전

18.0