VHDL: 단일 클럭 동기 RAM

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기준

이 예에서는 VHDL에서 별도의 읽기 및 쓰기 주소가 있는 매개변수화된 단일 클럭 동기화 16비트 x 8비트 RAM에 대해 설명합니다. 합성 도구는 HDL 코드에서 단일 포트 RAM 디자인을 감지하고 대상 장치 아키텍처에 따라 altsyncram 또는 altdpram 메가 기능을 추론합니다.

그림 1. 단일 클럭 동기 RAM 최상위 다이어그램.

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이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.

표 1. 단일 클럭 동기 RAM 포트 목록

포트 이름 유형 설명
데이터 입력 RAM에 대한 8비트 데이터 입력
시계 입력 시계
read_address 입력 4비트 읽기 주소 입력
write_address 입력 4비트 쓰기 주소 입력
우리 입력 쓰기 활성화 입력
Q 출력 RAM의 8비트 데이터 출력
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