VHDL: 단일 클럭이 있는 트루 듀얼 포트 RAM

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기준

이 예에서는 VHDL에서 동일한 클럭 주기에서 독립적인 읽기 또는 쓰기 작업의 조합이 포함된 64비트 x 8비트 동기화 진정한 듀얼 포트 RAM 설계에 대해 설명합니다. 설계 장치는 각 포트의 쓰기 활성화 입력을 사용하여 읽기 및 쓰기 작업 간에 동적으로 전환됩니다. 합성 도구는 HDL 코드에서 RAM 디자인을 감지하고 대상 장치 아키텍처에 따라 altsyncram 또는 altddpram 메가 기능을 자동으로 추론할 수 있습니다.

그림 1. 단일 클럭 최상위 다이어그램이 있는 트루 듀얼 포트 RAM.

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이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.

표 1. 단일 클럭 포트 목록이 있는 트루 듀얼 포트 RAM

포트 이름

형식

설명

dataa[7:0], datab[7:0]

입력

포트 A 및 포트 B의 8비트 데이터 입력

addr_a[5:0], addr_b[5:0]

입력

포트 A 및 포트 B의 6비트 주소 입력

we_a, we_b

입력

쓰기는 포트 A 및 포트 B의 입력을 활성화합니다.

Clk

입력

클럭 입력

q_a[7:0], q_b[7:0]

출력

포트 A 및 포트 B의 8비트 데이터 출력
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