유한 임펄스 응답(FIR) 필터는 디지털 신호 처리(DSP) 시스템에 사용되는 일반적인 알고리즘입니다. 이 예에서 FIR 필터는 Avalon® 메모리 매핑(Avalon-MM) 읽기 및 쓰기 호스트를 포함하는 단일 SOPC 빌더 구성 요소에 통합되었습니다. 읽기 호스트는 필터에 입력 데이터를 제공할 책임이 있으며, 쓰기 호스트는 필터 응답을 메모리에 다시 작성할 책임이 있습니다. 필터에 호스팅 기능이 Avalon 있으므로 필터 작업을 수행하기 위해 별도의 직접 메모리 액세스(DMA) 엔진을 사용할 필요가 없습니다.
소프트웨어에서 필터가 구현되면 단일 출력 계산을 완료하려면 많은 클럭 사이클이 필요합니다. FPGA 사용하면 모든 클럭 주기마다 최대 1개의 출력이 계산되어 이러한 모든 작업이 동시에 발생할 수 있습니다. 다음을 위해 하드웨어에서 계산적으로 복잡한 알고리즘을 구현할 수 있습니다.
- 전체 시스템 성능 향상
- 다른 작업을 수행할 수 있도록 Nios® II 임베디드 프로세서를 오프로드합니다.
- 전체 설계 주파수를 줄여 전력 소비를 줄입니다.
소프트웨어를 컴파일하려면 Nios II 임베디드 디자인 제품군(EDS)이 설치되어 있어야 합니다. 무료로 다운로드할수 있습니다.
이 설계는 필터 작업을 수행하지만 자체 데이터 변환에 가속기를 재사용할 수도 있습니다. FIR 필터가 포함된 변환 블록을 제거하고 사용자 지정 로직으로 교체하기만 하면 됩니다. DMA 제어 소프트웨어를 재사용할 수도 있습니다. FIR 필터 교체에 대한 자세한 내용은 예제 디자인과 함께 제공된 transform.v 파일을 참조하십시오.
하드웨어 설계 사양
- Nios 개발 위원회, Cyclone® II 또는 Stratix® II FPGA 에디션
- Nios II 코어: Nios II/f 디버그 지원, 4 KB I-캐시, 2 KB D 캐시
- SSRAM: 2MB
- DDR SDRAM: 32MB
- 타임스탬프 타이머: 10 Us 해상도
- JTAG UART
- 위상 잠금 루프(PLL)
- 시스템 ID
- Avalon-MM 호스트를 탑재한 맞춤형 FIR 하드웨어 가속기
- 또한 임베디드 시스템 개발 키트, Cyclone® III 에디션(3C120) 및 Nios II 임베디드 평가 키트, Cyclone III 에디션(3C25)을 지원합니다.
하드웨어 가속 결과
이 예(그림 1)에서 하드웨어 가속기는 Nios II 프로세서에 대해 컴파일된 동등한 FIR 알고리즘보다 500배 이상 빠르게 작동할 수 있습니다.
이 설계 예제 사용
내장 DMA 설계 예시(.zip 파일)를 통해 가속 FIR 다운로드
내장 DMA 설계 예제 README(.txt 파일)를 통해 가속 FIR 다운로드
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
.zip 파일에는 예제를 재현하는 데 필요한 모든 하드웨어 및 소프트웨어 파일과 readme.txt 파일이 포함되어 있습니다. readme.txt 파일에는 설계 재구축 지침이 포함되어 있습니다.