이 설계 예는 메모리에 있는 데이터 버퍼의 체크섬을 계산하기 위해 하드웨어 가속 체크섬 구성 요소의 사용을 보여줍니다. 체크섬 가속기는 세 개의 하위 구성 요소로 구성됩니다.
- 체크섬 계산기
- 호스트 읽기
- 체크섬 컨트롤러
그림 1: 체크섬 가속기 블록 다이어그램
모든 구성 요소에는 Avalon® 인터페이스가 포함되어 있으며 서로 연결하여 체크섬 가속기를 형성할 수 있습니다. 모든 구성 요소를 기능적으로 동등한 다른 구성 요소로 교체할 수 있습니다. 예를 들어 컨트롤러 구성 요소를 자체적으로 실행되는 상태 컴퓨터로 교체할 수 있습니다.
이 예에서는 컨트롤러가 Nios II 프로세서에 연결되어 있습니다. 프로세서는 메모리 버퍼의 기본 주소와 데이터 길이를 컨트롤러 구성 요소에 전달합니다. 읽기 호스트가 이 정보를 알게 되면 메모리에서 데이터를 지속적으로 읽고 체크섬 작업을 위한 체크섬 계산기로 전달합니다.
모든 데이터에서 체크섬 계산이 수행되면 계산기는 컨트롤러에 체크섬 결과와 함께 유효한 신호를 발행합니다. 그런 다음 컨트롤러는 상태 레지스터에서 DONE 비트를 설정하고 인터럽트 신호를 주장합니다. DONE 비트와 인터럽트 신호가 어설션된 경우에만 컨트롤러의 결과를 읽어야 합니다.
이 가속기 구성 요소는 32비트와 64비트 데이터 체크섬 계산을 모두 지원합니다. 하드웨어 가속 체크섬 구현과 소프트웨어 체크섬의 속도 상승 요인은 32비트 데이터의 경우 최대 30개, 64비트 데이터의 경우 최대 60입니다.
이 설계 예는 NIOS II 임베디드 평가 키트(NEEK), Cyclone III 에디션과함께 사용되는 것을 목표로 합니다.
하드웨어 설계 사양
설계에는 다음 구성 요소가 포함되어 있습니다.
- Nios II 프로세서(Nios II/f 패스트 코어)
- DDR SDRAM 고성능 컨트롤러
- Avalon 메모리 매핑 파이프라인 브리지
- 성능 카운터
- 인터벌 타이머
- 푸시 버튼 병렬 I/O(PIO)
- LED PIO
- JTAG-UART
- 시스템 식별(ID) 주변 장치
- 체크섬 컨트롤러
- 체크섬 계산기
- 호스트 읽기
이 설계 예제 사용
이 예제를 실행하려면 altera_avalon_checksum_de.zip을 다운로드하여 하드 드라이브에 압축을 풀십시오. 그런 다음 .zip 파일에 있는 readme.doc의 지침을 따르십시오.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.