빈 직렬 구성 장치가 Cyclone II 장치에 연결되고 JTAG 인터페이스를 통해 필드 프로그래머블 게이트 어레이(FPGA) 장치가 직접 구성되면 간헐적인 오류가 발생할 수 있습니다. 이는 FPGA가 활성 직렬(AS) 모드 재구성 루프에 있는 동안 DCLK 신호에서 FPGA 능동적으로 구동되기 때문입니다.
오류가 발생하면 FPGA 장치가 사용자 모드로 전환되지 않고 그에 따라 작동합니다. 직렬 구성 장치가 프로그래밍되면 FPGA는 AS 모드의 구성 장치에서 로드된 이미지와 함께 예상대로 작동합니다. DCLK 신호는 FPGA이 구성되면 토글링을 중지하고 재구성 루프를 중단합니다. 그런 다음 JTAG 모드를 통해 새 이미지를 FPGA으로 구성할 수 있습니다. FPGA 장치가 예상대로 작동합니다.
이 설정은 보드에 두 개의 10핀 다운로드 케이블 헤더를 사용합니다. 이를 통해 JTAG 인터페이스를 통해 FPGA 직접 구성하고 AS 인터페이스를 통해 시스템 내에서 직렬 구성 장치를 프로그래밍할 수 있습니다. MSEL 핀은 AS 모드로 설정되어 있습니다.
Quartus II 사용자의 경우: JTAG 인터페이스를 통해 직접 FPGA 성공적으로 구성할 수 있도록 하려면 사용자는 Quartus II 프로그래머로 구성을 시작하기 전에 도구 --> 옵션 -->프로그래머에서 '온칩 구성 컨트롤러 중지' 옵션을 '켜기'로 설정해야 합니다. JTAG는 Cyclone II 장치 구성에 사용되므로 직렬 플래시 로더 IP 사용도 포함됩니다. 이 옵션을 ON으로 설정한 후 Quartus II 설계를 다시 컴파일할 필요가 없습니다.
또는: Quartus II 프로그래머를 사용하여 FPGA 구성하지 않는 고객의 경우 JTAG 구성 주기를 시작하기 전에 CONFIG_IO 명령을 삽입해야 합니다. Altera 장치에 대한 CONFIG_IO 명령의 OPCODE는 BSDL 파일에서 다운로드할 수 있습니다.
그림 1. AS 및 JTAG 구성 결합
