문서 ID: 000074124 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-06-14

시뮬레이션의 캐스케이딩된 IOPLL IP 출력에서 잘못된 주파수가 관찰되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • IOPLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Arria® 10, 인텔 Cyclone® 10 GX 및 인텔® Stratix® 10 장치에 대해 종속 연결된 IOPLL IP를 시뮬레이션하는 동안 잘못된 주파수 또는 동작이 나타날 수 있습니다.

    이는 기본적으로 IOPLL IP에서 생성된 단순 시뮬레이션 모델의 버그 때문입니다.

    해결 방법

    이 문제를 해결하려면 IOPLL IP를 생성하기 전에 물리적 PLL 설정에서 PLL 자동 재설정 옵션을 사용하도록 설정합니다. 이렇게 하면 이 문제의 영향을 받지 않는 고급 시뮬레이션 모델이 활성화됩니다.

    이 문제는 인텔® Quartus® Prime 소프트웨어 버전 22.1에서 수정되었습니다

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA

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    보증 제외

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