설명
L=8 구성으로 JESD204B 디자인 예제를 생성할 때 설계 예제의 Quartus 컴파일에서는 다음과 같은 중요한 문제가 발생합니다. 경고:
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
해결 방법
결합되지 않은 모드에서 트랜시버를 계속 사용하려면 직렬 데이터를 재할당하십시오 의 최소 간격 요구 사항을 충족하는 비연속 뱅크의 핀 ATX PLL입니다. 결합 모드의 경우, 클럭에 대한 xN 결합 구성의 단일 ATX PLL을 사용합니다. 두 뱅크의 트랜시버 채널.
이 문제는 향후 릴리스에서 수정될 예정입니다.