문서 ID: 000074467 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

DDR/DDR2 고성능(HP) 컨트롤러용 VHDL 파일을 생성할 때 Verilog 파일이 표시되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

HDL은 합성을 위해 항상 Verilog로 생성됩니다. 시뮬레이션을 수행하기 위해 VHDL 사용자를 위해 <variation_name>_phy.vho의 simgen 모델을 생성합니다.

Quartus II 소프트웨어 버전 7.2부터 IP Megawizard의 시뮬레이션 탭은 시뮬레이션 모델을 생성할 때 언어에 대한 옵션을 제공하지 않으며, 시뮬레이션 모델은 최상위 파일과 동일한 언어로 생성됩니다.

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Stratix® II FPGA

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