문서 ID: 000074478 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-01-10

오류(177020): PLL 참조 클럭이 분수 PLL에 도달할 수 있는 전용 입력 핀에 배치되지 않았습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    입력 클럭 신호를 전용 클럭 핀 위치에 할당하고 이 클럭에 글로벌 클럭(GCLK)을 할당하면 이 오류 메시지가 표시될 수 있습니다.

    해결 방법

    입력 클록 핀에서 PLL로의 라우팅이 전용이 아니고 GCLK 네트워크를 사용하는 경우, 성공적인 피팅을 위해 설계에서 입력 클록 핀과 PLL 사이에 ALTCLKCTRL 메가 함수를 추가해야 합니다.

    입력 클록 핀에서 PLL로 전용이 아닌 라우팅을 사용하는 것은 권장되지 않으므로 오류 메시지가 예상됩니다. 그 이유는 이로 인해 지터가 발생할 수 있고 TimeQuest가 정확한 보상 지연 수치를 제공하지 않기 때문입니다.

    이 문제는 인텔® Quartus® 소프트웨어 버전 13.1에서 수정되었습니다

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Arria® V SX SoC FPGA
    Arria® V FPGA 및 SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA

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