문서 ID: 000074528 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-04-07

Arria 10, Stratix V, Arria V 또는 Cyclone V 장치의 Altera PLL 재구성 IP에 가끔 재구성 실패를 유발할 수 있는 알려진 문제가 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PLL 재구성 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예, 16.1 이전 Quartus® Prime 소프트웨어 버전에서 Arria® 10, Stratix®V, Arria V 및 Cyclone® V 장치에 대한 Altera® PLL 재구성 IP에 문제가 있습니다.

    이 IP에서는 재구성 중인 PLL에서 소싱된 비동기 신호인 잠긴 신호의 동기화가 부족합니다. 이는 mgmt_clk 도메인에서 작동하는 잠긴 신호가 공급하는 재구성 제어 상태 머신의 오작동을 일으킬 위험이 적습니다. 이로 인해 재구성 요청이 실패할 수 있습니다.

    해결 방법

    이 문제는 Quartus Prime 소프트웨어 버전 16.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Arria® V FPGA 및 SoC FPGA
    Cyclone® V FPGA 및 SoC FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    Stratix® V FPGA

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    보증 제외

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