문서 ID: 000074745 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-12-01

MAX 10 장치에 Altera Soft LVDS IP를 사용할 때 코어 로직에서 "ddio_l_reg"을 구현할 때 타이밍 성능 문제가 있습니까?

환경

  • 소프트 LVDS 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    MAX®10 장치에서는 Altera® 소프트 LVDS IP를 사용할 때 ddio_h_reg가 I/O 요소에 있고 ddio_l_reg가 코어 로직에 있는 것을 볼 수 있습니다. 이는 예상된 구현이며 타이밍 성능에 영향을 주지 않습니다.

    해결 방법

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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    1

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