문서 ID: 000074935 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-07-30

ena 입력이 어설션되지 않을 때 ALTCLKCTRL(Clock Control Block 인텔® FPGA IP)의 출력이 비활성화되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • ALTCLKCTRL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    클럭 제어 블록 인텔® FPGA IP(ALTCLKCTRL)이 "외부 경로용" 모드로 구성된 경우 이 문제가 발생할 수 있습니다.

    이는 ena 입력이 이 모드에서 내부적으로 사용되지 않기 때문입니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 정보는 향후 버전의 클럭 제어 블록(ALTCLKCTRL) IP 코어 사용 설명서에서 업데이트될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA
    Stratix® V FPGA

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    보증 제외

    1

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