문서 ID: 000074947 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-21

Stratix®V, Arria®V 또는 Cyclone®V 디바이스에서 fPLL을 구동하는 GCLK(Global Clock) 또는 RCLK(Regional Clock) 네트워크를 동적으로 활성화 또는 비활성화할 수 있습니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    아니요. Stratix®V, Arria®V 또는 Cyclone®V 디바이스에서 fPLL을 구동하는 글로벌 클록(GCLK) 또는 지역 클록(RCLK) 네트워크를 동적으로 활성화하거나 비활성화할 수 없습니다.

    그러나 Quartus® II 소프트웨어 버전 13.1 이하의 문제로 인해 fPLL을 구동하는 클럭 제어 블록에서 활성화 신호를 사용하면 컴파일이 실패하지 않습니다.

    해결 방법

    Quartus II 소프트웨어의 향후 버전은 fPLL을 구동하는 클럭 제어 블록에서 활성화 신호를 사용할 때 오류/경고 메시지를 생성하도록 예약되어 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

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