문서 ID: 000075043 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-03-09

인텔® Arria® 10 및 인텔® Cyclone® 10 GX 장치를 사용할 때 입력 지연 체인 할당이 타이밍 분석기에 올바르게 반영되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 일반 구성 요소
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    I/O에 대해 사용자가 할당한 입력 지연 체인 설정이 타이밍 분석기에 반영되도록 하려면 해상도 섹션의 다음 단계를 따르십시오.

    해결 방법

    인텔® Arria® 10 및 인텔® Cyclone® 10 GX 장치의 각 핀에 대한 고속 입력 레지스터를 활성화합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA

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    보증 제외

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