설명
아래 예와 같이 Verilog HDL에서 부호 없는 정수를 합성할 때 Quartus® II 소프트웨어에서 이 경고가 발생할 수 있습니다.
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
이 경고는 1이 기본적으로 32비트로 설정되는 크기가 지정되지 않은 정수 리터럴이기 때문에 발생합니다.
해결 방법
이 경고를 방지하려면 1 대신 1'b1을 사용합니다.
COUNT = COUNT 1'b1;