문서 ID: 000075135 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-12

Stratix V PCI Express Gen1/2 링크가 올바르게 학습되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix® V PCI Express 하드 IP 코어의 Gen1 및 Gen2 설계에 대한 최적이 아닌 PMA 설정으로 인해 PCI Express® 링크가 L0 상태로 올바르게 학습하지 못하는 문제가 발생할 수 있으며 대신 LTSSM이 0,1,2,4,0,1,2,4....

    해결 방법

    이 문제는 Quartus® II 소프트웨어 버전 12.0 DP2 이상에서 해결되었습니다. 장치 패치(DP) 설치 지침은 다음 링크를 참조하십시오.

    http://www.altera.com/support/kdb/solutions/rd06202012_726.html

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Stratix® V GX FPGA
    Stratix® V GT FPGA

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