문서 ID: 000075232 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-10-15

EMIF/PHYLite 컴파일 중 칩 플래너/LogicLock의 내부 오류

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus II 소프트웨어 Arria 10 에디션 v13.1을 사용하는 경우 외부 메모리 인터페이스(EMIF)를 포함하는 설계를 컴파일하려면 또는 PHYLite 인터페이스에 다음과 같은 오류 메시지가 나타날 수 있습니다.

    내부 오류: 하위 시스템: CPLL, 파일: /quartus/periph/cpll/refclk_gen6_param_util.cpp, 줄: 113

    시작: 1, 종료: 2, 드라이버: 4

    해결 방법

    참조 클럭 핀과 하나의 EMIF 또는 PHYLite I/O를 배치합니다 같은 IO_BANK에 핀을 꽂습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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