문서 ID: 000075351 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2017-06-01

Stratix®V, Arria®V 및 Cyclone®V 루트 포트 PCIe HIP의 0x2C에 0x24 구성 공간 레지스터를 편집하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express* 인텔® FPGA IP용 Arria® V GZ 하드 IP
  • PCI Express* 인텔® FPGA IP용 Arria® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V GZ 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Stratix® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Cyclone® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Cyclone® V 하드 IP
  • PCI Express*용 Stratix® V 하드 IP 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime 소프트웨어의 문제로 인해 구성 레지스터 0x24, 0x28 및 0x2C루트 포트 모드 Stratix®V, Arria®V 및 Cyclone® V용 PCI Express* 하드 IP(PCIe* HIP)는 쓸 수 없습니다. 모든 0은 이러한 레지스터에서 반환됩니다.
    0x24: 프리페치 메모리 기본/제한
    0x28: 프리페치 가능 메모리 기본 상위 32비트
    0x2C: 프리페치 가능 메모리 상한 32비트

    해결 방법

    텍스트 편집기로 <Qsys file>/synthesis/<Qsys file>.v 파일을 엽니다.
    '.prefetchable_mem_window_addr_width_hwtcl (0)'을 '.prefetchable_mem_window_addr_width_hwtcl (1)'로 변경합니다.
    편집기를 닫고 인텔® Quartus® 프로젝트를 컴파일합니다.

    #Note 이 문제는 루트 포트 구성에만 해당됩니다. 엔드포인트는 BAR5, 예약 및 하위 시스템 디바이스 ID/공급업체 ID에 대해 이러한 등록 위치를 사용합니다.

    호스트는 이를 프로그래밍합니다. 사용자 애플리케이션은 이러한 레지스터를 프로그래밍하려고 시도해서는 안 됩니다. 엔드포인트 구성에서는 이러한 레지스터에서 모든 0을 읽어야 합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V FPGA
    Cyclone® V FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA

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