중요 문제
설명
인텔® Arria® 10 PCIe* 하드 IP 코어가 Polling.Config 상태에서 TS2 교육 시퀀스를 수신하는 경우, 자동 레인 극성 반전이 보장되지 않습니다. 링크가 예상보다 작은 링크 너비로 학습하거나 성공적으로 학습되지 않을 수 있습니다. 예를 들어 PCIe x8 링크는 x4로 학습할 수 있습니다. 이는 PCIe 속도 및 폭의 구성에 영향을 줄 수 있습니다.
자동 레인 극성 반전은 Arria 10 PCIe 하드 IP가 Polling.Active 상태 동안 TS1 교육 시퀀스를 수신할 때 지원됩니다.
해결 방법
PCIe 링크의 양쪽 끝을 모두 제어하는 폐쇄형 시스템의 경우, Arria 10 PCIe 하드 IP와 링크 파트너 간에 레인 극성 반전 없이 보드를 설계하십시오. 레인 극성 반전으로 보드 설계가 이미 완료된 경우 mySupport를 통해 서비스 요청을 제출하여 추가 지침을 확인하십시오.
PCIe 링크의 양쪽 끝을 모두 제어하지 않는 개방형 시스템의 경우, Quartus® Prime 소프트웨어의 향후 버전에서 레인 극성 반전 소프트 IP 해결 방법에 대한 옵션이 있습니다. 이 IP가 더 일찍 필요한 경우 mySupport를 통해 서비스 요청을 제출하십시오. 이 소프트 IP는 Gen1x1 Arria 10 PCIe 하드 IP 구성, 프로토콜을 통한 구성 또는 자율 하드 IP 모드를 지원하지 않습니다.