중요 문제
설명
인텔® Cyclone® 10 GX PCIe 하드 IP 코어가 Polling.Config 상태에서 TS2 교육 시퀀스를 수신하면 자동 레인 극성 반전이 보장되지 않습니다. 링크가 예상보다 작은 링크 너비로 학습하거나 성공적으로 학습되지 않을 수 있습니다. 이는 PCIe 속도 및 폭의 구성에 영향을 줄 수 있습니다.
자동 레인 극성 반전은 Cyclone 10 GX PCIe 하드 IP가 Polling.Active 상태에서 TS1 교육 시퀀스를 수신할 때 지원됩니다.
해결 방법
PCIe 링크의 양쪽 끝을 모두 제어하는 폐쇄형 시스템의 경우, Cyclone 10 GX PCIe 하드 IP와 링크 파트너 사이에 레인 극성 반전 없이 보드를 설계하십시오. 보드 설계가 레인 극성 반전으로 이미 완료된 경우 Quartus® Prime 버전 17.1 이상 버전에서 자동 레인 극성 반전 소프트 IP를 사용합니다.
PCIe 링크의 양쪽 끝을 모두 제어하지 않는 개방형 시스템의 경우 Quartus® Prime 버전 17.1 이상 버전에서 자동 레인 극성 반전 소프트 IP 해결 방법을 사용합니다. 이 소프트 IP는 Gen1x1 Cyclone 10 GX PCIe 하드 IP 구성, 프로토콜을 통한 구성 또는 자율 하드 IP 모드를 지원하지 않습니다.