문서 ID: 000075410 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-03-29

3.0 구성의 PCI Express용 하드 IP가 주기적으로 L0 LTSSM 상태에서 복구 상태로 전환된 후 다시 돌아오는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V GZ 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Stratix® V 하드 IP
  • PCI Express*용 Stratix® V 하드 IP 인텔® FPGA IP
  • SR-IOV 인텔® FPGA IP 포함 PCI Express*용 Stratix® V 하드 IP
  • PCI Express*용 V-시리즈 Avalon-MM DMA
  • PCI Express* 인텔® FPGA IP용 Arria® V GZ 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI Express 3.0 인스턴스용 하드 IP는 수신(RX) 물리 코딩 하위계층(PCS)이 SKP 또는 SKP END 패턴과 동일한 데이터를 수신하는 경우 L0에서 복구 상태로 전환된 후 다시 돌아올 수 있습니다. PCS 블록 싱크로나이저는 이를 유효한 SKP Ordered-Set으로 잘못 해석하고 데이터를 다시 정렬합니다. 이로 인해 데이터 블록 경계가 손상됩니다. LTSSM이 L0 상태로 돌아간 후 영향을 받는 데이터가 다시 전송되므로 데이터가 손실되지 않습니다.

    PIPE 인터페이스에서 이 이벤트의 시그니처는 다음과 같습니다.

    • 영향을 받는 레인의 PIPE rxdata는 SKP 데이터 패턴(AAAAAAAA, AAAAAAAA) 또는 SKP END 패턴(AAAAAAAA, XXXXXXE1)과 일치합니다.
    • 영향을 받는 레인의 PIPE rxvalid 신호는 LTSSM 복구 이벤트가 종료될 때까지 어설션 해제됩니다.
    • 영향을 받는 레인의 PIPE rxstatus 신호는 3'b100(디코딩 오류 또는 불일치 오류)을 보고합니다.


    스크램블된 데이터가 SKP 패턴 또는 SKP END 패턴과 정확히 일치하는 경우는 드뭅니다. 일부 시스템에서는 몇 시간마다 한 번씩 이 문제가 발생할 수 있습니다. 이 문제는 링크 대역폭에 미미한 영향을 미칩니다.

    해결 방법

    이 문제에 대한 예정된 해결 방법이나 수정 사항이 없습니다. 아무 조치도 필요하지 않습니다.

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    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Arria® 10 GT FPGA
    인텔® Arria® 10 GX FPGA
    인텔® Arria® 10 SX SoC FPGA
    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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