문서 ID: 000075460 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-06-17

Quartus II v15.0을 사용하는 트리플 스피드 이더넷 IP 코어에서 대기 시간 위반이 표시되는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 15.0의 문제로 인해 특히 Arria®V, Arria® 10, Cyclone®V 및 Stratix®V 장치 제품군을 대상으로 하는 다중 채널 트리플 스피드 이더넷 IP 코어 설계에서 한계 유지 시간 위반이 발생할 수 있습니다.

해결 방법

이 문제를 해결하려면 Fitter에 대한 다음 Synopsys Design Constraint 파일(.sdc) 제약 조건을 프로젝트 SDC 파일에 추가합니다.
if { [string equal "quartus_sta" $::TimeQuestInfo(nameofexecutable)] } {

set_min_delay -from [get_keepers {*<tse_entity_name>*}] -to [get_keepers {*<tse_entity_name>*}] 0.0ns

} 다른 {

set_min_delay -from [get_keepers {*<tse_entity_name>*}] -to [get_keepers {*<tse_entity_name>*}]<value>

}

*참고: 보류 시간 위반이 지속되면 "<값>"을 "0.1ns"에서 "0.2ns"로 늘립니다.

기타 관련 권장 사항은 3배속 이더넷 MegaCore 기능 사용 설명서의 "표 2-2: 권장 Quartus II 핀 할당"을 참조하십시오.


IEEE 1588v2 기능이 활성화되고 대상 Arria V 장치 제품군이 있는 TSE IP의 경우 위의 해결 방법 외에 다음 패치를 적용합니다.
다음 링크에서 적절한 Quartus® II 소프트웨어 버전 15.0 패치 0.14를 다운로드하십시오.


이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 18 제품

인텔® Arria® 10 GX FPGA
Arria® V GX FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
인텔® Arria® 10 SX SoC FPGA
Arria® V GZ FPGA
Cyclone® V E FPGA
인텔® Arria® 10 GT FPGA
Cyclone® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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