문서 ID: 000075631 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-06-21

인텔 Stratix 10 장치의 인텔 FPGA IP 설계 예제용 인텔 Interlaken(2세대)과 함께 인텔® Quartus® Prime 트랜시버 툴킷을 사용할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Interlaken
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.1에서 생성된 인텔 FPGA IP 디자인 예제용 인텔 Interlaken(2세대)의 문제로 인해 mgmt_clk 신호에 트랜시버 툴킷이 장치 핀에 할당되지 않도록 하는 가상 핀 할당이 있습니다.

    해결 방법

    이 문제를 해결하려면 인텔 FPGA IP 설계 예제용 인텔 Interlaken(2세대)의 Quartus 설정 파일(.qsf)을 열고 다음 가상 핀 할당을 PCB의 100MHz 클록 신호에 대한 할당으로 바꿉니다.

    이 할당을 대체합니다.

    set_instance_assignment -name VIRTUAL_PIN ON -에서 mgmt_clk

    또한 인텔 FPGA IP 설계 예제용으로 인텔 Interlaken(2세대)을 생성할 때 "기본 PHY 디버그 마스터 엔드포인트(NPDME) 사용" 옵션을 선택해야 합니다.

    이 문제는 인텔® Quartus® Prime Pro/Standard Edition 소프트웨어 버전 21.3부터 해결됩니다.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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