문서 ID: 000075656 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-12

PCI Express*용 인텔® L-tile 및 H-tile Avalon® 스트리밍 및 Avalon® 메모리 매핑 IP가 Gen3 루트 포트 모드에서 작동할 때 수정 가능한 오류/링크 다운 트레인을 관찰하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
  • PCI Express*용 Avalon-MM 인텔® Stratix® 10 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Gen3 루트 포트 모드에서 PCI Express*용 인텔® L-tile 및 H-tile Avalon® 스트리밍 및 Avalon® 메모리 매핑 IP를 사용하는 경우, H 타일과 L 타일 모두에서 PCIe* 업스트림 포트(USP)/다운스트림 포트(DSP) Gen3 루트 포트 IP에 대한 최적이 아닌 사전 설정 비트 설정으로 인해 수정 가능한 오류 또는 링크 다운 교육이 관찰될 수 있습니다.

    해결 방법

    인텔® Quartus® Prime 소프트웨어 버전 20.2 이하에는 이 문제를 해결할 수 있는 방법이 없습니다.

    이 문제는 인텔® Quartus® Prime 소프트웨어 버전 20.3 이상에서 수정되었습니다.

    이전 버전의 소프트웨어에서 업그레이드하는 경우 이전의 최적이 아닌 설정이 이식되지 않도록 IP를 정리된 상태에서 생성해야 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 NX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

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