문서 ID: 000075696 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-09-11

경고: PLL 교차 검사에서 일관되지 않은 PLL 클럭 설정이 발견되었습니다. 경고: 노드: <pll output="" clock="" name=""> 주기가 lgt:PLL 입력 클럭인 기본 클럭에 해당하는 생성된 클럭 1개가 누락된 것으로 확인되었습니다.</pll>

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

PLL 출력 클럭이 SDC 파일에서 제대로 제한되지 않은 경우 이 경고 메시지가 표시될 수 있습니다.

다음 방법 중 하나로 모든 PLL 출력 클럭을 제한합니다.

1. 'derive_pll_clocks'를 사용하여 PLL 출력 클럭을 자동으로 제한하거나

2. 'create_generated_clock'를 사용하여 PLL 출력 클럭을 개별적으로 제한합니다.

TimeQuest를 사용한 PLL 분석에 대한 자세한 내용은 TimeQuest를 사용한 고성능 FPGA PLL 분석(PDF)을 참조하십시오.

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Stratix® III FPGA

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