Qsys에 구현된 UniPHY가 포함된 DDR2(3) SDRAM 컨트롤러가 2 Avalon® 데이터 버스의 전력을 사용하지 않도록 구성된 경우, DDR2(3) 컨트롤러의 마스터 인터페이스와 슬레이브 인터페이스 간에 하나의 연결만 만들 수 있습니다. DDR2(3) SDRAM 컨트롤러에 2개의 마스터를 연결하면 위의 메시지가 표시됩니다.
DDR2(3) 컨트롤러의 Avalon 슬레이브 인터페이스에 여러 연결이 필요한 경우 마스터의 쓰기 및 읽기 데이터 신호의 크기를 2의 더 큰 거듭제곱으로 늘리고 마스터 연결과 DDR2(3) 컨트롤러의 슬레이브 인터페이스 사이에 간단한 버스 개스킷(사용자 지정 구성 요소)을 구현합니다. 개스킷은 쓰기 및 읽기 데이터를 제외한 모든 신호를 통과합니다.
쓰기 데이터의 경우 개스킷은 필요한 수의 데이터 비트만 통과합니다. 예를 들어 원하는 메모리 인터페이스가 72비트인 경우 절반 속도 컨트롤러 데이터 너비는 288이 됩니다. 마스터는 데이터 버스를 512로 반올림하고 쓰기 데이터를 224'0으로 채우고 개스킷은 필요한 288비트를 통과하기만 하면 됩니다.
-- 가스켓의 마스터 인터페이스를 통해 DDR에 원하는 데이터 비트 전송
avm_m0_writedata <= avs_s0_writedata(287에서 0까지);
읽기 데이터의 경우 개스킷은 상위 288비트를 '0'으로 채웁니다.
-- 패드 상수 만들기
상수 PAD_DATA : std_logic_vector(287에서 0까지) := (기타 => '0');
-- 가스켓의 슬레이브 인터페이스를 통해 마스터에 읽기 데이터 보내기
avs_s0_readdata <= PAD_DATA & avm_m0_readdata