설명
다음과 같은 조건에서 Stratix® V GX 또는 Arria® V GZ 장치에서 Low Latency 또는 Native PHY, 10G PCS Basic 모드를 사용할 때 과도한 수신기 대기 시간이 발생할 수 있습니다.
-
비트 슬립이 워드 정렬 모드로 선택된 경우
-
기어박스 비율은 66:40, 64:32 또는 50:40으로 구성됩니다
위의 트랜시버 PHY 구성의 경우, rx_bitslip 포트가 패브릭 인터페이스 폭 -1배 이상 토글되면 왕복 루프백 대기 시간이 1-23개의 추가 병렬 클럭 사이클FPGA 증가할 수 있습니다.
해결 방법
이 문제를 해결하려면 위의 트랜시버 PHY 구성에 대해 rx_bitslip 포트를 FPGA 패브릭 인터페이스 너비 -1배 이상 토글해서는 안 됩니다.
Altera는 트랜시버 PCS 파이프라인 대기 시간을 고려하여 rx_bitslip 펄스를 최소 20개의 병렬 클록 주기로 분리할 것을 권장합니다.
다른 해결 방법은 네이티브 PHY에서 rx_clkslip 함수를 사용하는 것입니다.