설명
이 오류는 합성이 Verilog HDL의 루프를 통해 합성 루프 제한을 초과하여 반복될 때 Quartus® II 소프트웨어에서 나타날 수 있습니다. 이 제한은 합성이 잠재적으로 무한 루프로 실행되는 것을 방지합니다. 기본적으로 이 루프 제한은 250회 반복으로 설정됩니다.
해결 방법
이 오류를 해결하려면 Quartus II 설정 파일(.qsf)의 VERILOG_NON_CONSTANT_LOOP_LIMIT 옵션을 사용하여 루프 제한을 설정할 수 있습니다. 예를 들어:
set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300