문서 ID: 000075991 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-09-02

Stratix® V GX 디바이스에서 Gen3 소프트 파이프를 사용할 때 속도 일치 FIFO가 SKP 삽입 작업을 수행할 때 rxvalid가 때때로 어설션을 해제하는 알려진 문제가 있나요?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*(PIPE)용 PHY 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예. PCI Express Gen3 소프트 파이프에는 속도 일치 FIFO가 Stratix® V GX 디바이스에서 SKP 삽입을 수행할 때 rxvalid가 가끔 어설션되지 않는 알려진 문제가 있습니다.

    이 문제는 공통 참조 클럭을 사용하지 않는 시스템에서 나타납니다. 공통 시계를 사용할 때 문제가 표시되지 않습니다.

    해결 방법

    이 문제를 해결하려면 SKP 삽입 중에 rxvalid 신호를 무시하고 대신 PIPE 인터페이스에서 rxstatus를 사용하여 SKP 문자가 삽입되는 시기를 알 수 있습니다(rxstatus = 001).

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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