문서 ID: 000076247 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2021-05-05

SDI II 인텔® FPGA IP 디자인 예제 테스트벤치에서 서로 다른 비디오 패턴을 설정하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    기본적으로 testbench tb_top.v에서 TEST_RECONFIG_SEQ는 "half"로 설정되어 있습니다. 비디오 패턴은 12GA-->6GB-->3GA-->HS-->SD의 순서로 재구성됩니다.

    이것은 재구성의 훌륭한 예를 보여 주지만 모드에 대한 비디오 데이터 패턴을 세부적으로 전송하는 데 너무 짧은 시간을 제공합니다.

    해결 방법

    TEST_RECONFIG_SEQ 파라미터를 수정하여 시뮬레이션에서 서로 다른 비디오 패턴을 설정합니다.

    예를 들어, 12G 비디오 비트스트림의 시뮬레이션을 실행하려면 "12GA"로 변경합니다.

    이 매개변수는 "full", ''half', "12GA"와 같은 여러 옵션을 지원합니다. 등.

    자세한 매개변수 값은 tb_tasks.v를 참조하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Cyclone® 10 GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

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