"LVDS" 옵션을 "트랜시버 유형"으로 사용하는 3배속 이더넷 인텔® FPGA IP 제한으로 인해 IOPLL을 병합할 수 없습니다.
인텔® Arria® 10, 인텔® Cyclone® 10 GX 또는 인텔® Stratix® 10 L-타일/H-타일 장치의 단일 I/O 뱅크에서 옵션 "LVDS"를 "트랜시버 유형"으로 사용하여 여러 개의 트리플 스피드 이더넷 인텔® FPGA IP 시작할 때 인텔® Quartus® Prime 소프트웨어에서 이 오류가 발생할 수 있습니다.
이 오류를 방지하려면 다음 단계를 따르십시오.
- "트랜시버 유형"으로 "없음" 옵션을 사용하여 3배속 이더넷 인텔® FPGA IP 생성합니다.
- 여러 채널이 있는 LVDS SERDES 인텔® FPGA IP 생성합니다.
- 두 개의 IP를 수동으로 연결합니다.