문서 ID: 000076316 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-05-23

인텔 저지연 40- 및 100Gbps 이더넷 IP 코어에 대해 PHY_RXPCS_STATUS 레지스터(오프셋 0x326)의 rx_pcs_ready 신호 및 비트[0]가 표시되지 않는 이유는 무엇입니까?

환경

  • 저지연 40G 100G 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® 저지연 40Gbps 및 100Gbps 이더넷 IP 코어의 문제로 인해 PHY_SCLR_FRAME_ERROR 레지스터(오프셋 0x324)의 bit[0]이 설정된 경우 링크 교육 중에 PHY_RXPCS_STATUS 레지스터의 rx_pcs_ready 및 bit[0]가 어설션되지 않습니다.

    해결 방법

    PHY_SCLR_FRAME_ERROR 레지스터의 Bit[0]은 PHY_FRAME_ERROR 레지스터(오프셋 0x323)를 읽을 때만 설정해야 합니다. PHY_FRAME_ERROR 레지스터(오프셋 0x323)를 읽은 직후 어설션을 해제해야 합니다.

    이 문제는 향후 Quartus® Prime 소프트웨어 릴리스에서 수정되지 않을 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

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