문서 ID: 000076483 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-02-21

이더넷 인텔® Stratix® 10 FPGA IP용 H-tile 하드 IP를 평가하는 데 사용할 수 있는 인텔® Stratix® 10 개발 키트는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    트랜시버 배치 요구 사항으로 인해 이더넷 인텔® Stratix® 10 FPGA IP용 H-타일 하드 IP는 DK-DEV-1SMX-H-A Stratix® 10 MX FPGA 개발 키트에서만 완전히 평가할 수 있습니다.

    이 키트에서 두 QSFP 모듈은 이더넷 평가를 위한 H-tile 하드 IP에 필요한 트랜시버 채널로 라우팅됩니다.

    Stratix® 10 MX FPGA 개발 키트.

    해결 방법

    다음 키트의 QSFP 모듈은 필요한 H-Tile 하드 MAC 트랜시버 채널로 라우팅되지 않으므로 전체 H-Tile 하드 이더넷 MAC 평가에 사용할 수 없습니다.

    DK-DEV-1SGX-H-A 인텔® Stratix® 10 FPGA 개발 키트

    DK-SI-1SGX-H-A 인텔® Stratix® 10 GX 신호 무결성 개발 키트

    DK-SI-1STX-E-A 인텔® Stratix® 10 TX 신호 무결성 개발 키트

    DK-SOC-1SSX-L-A 인텔® Stratix® 10 SoC 개발 키트는 L-Tile 구성에서만 사용할 수 있으므로 H-Tile IP 평가에 사용할 수 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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    1

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