문서 ID: 000076533 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2020-09-23

25G 이더넷 인텔® Stratix® 10 FPGA IP에서 channel_reset 포트를 어떻게 사용합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    UG-20109의 실수로 인해 | 2020.04.13, 25G 이더넷 인텔® Stratix® 10 FPGA IP의 channel_reset 포트에 대한 설명이 없습니다. channel_reset 포트는 Enable 10G/25G Dynamic Rate Switching(10G/25G 동적 속도 전환 활성화 ) 옵션을 선택한 경우에만 존재하는 재설정 입력입니다. 속도 간 재구성을 시작하기 전에 이 신호를 어설션하여 TX/RX 데이터 경로를 재설정 상태로 유지하십시오.

    해결 방법

    이 누락 된 정보는 UG-20109 | 2020.07.29.

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    보증 제외

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