중요 문제
설명
인텔® Stratix® 10 SerialLite III IP 코어 스트리밍 설계 예제를 사용하는 경우 사용 중인 트랜시버 참조 클럭 주파수에 따라 다음 fPLL 오류가 표시될 수 있습니다.
오류: altera_sl3_fpll.altera_sl3_fpll: 자동 모드에 대한 K 제한을 위반했습니다. 이 오류의 가장 일반적인 발생은 refclk 및 출력 주파수 조합을 정수 모드에서 합성할 수 있고 사용자가 분수 모드를 선택한 경우입니다.
해결 방법
이 문제를 해결하려면 수동으로 수정하고 altera_sl3_fpll.ip 파일을 다시 생성하십시오.
Qsys를 사용하여 다음 위치에 있는 예제 디자인 FPLL 파일을 열고 편집합니다.
\ed_synth\altera_sl3_fpll.ip
"Enable fractional mode(분할 모드 사용)" 옵션을 선택 취소하고 IP를 재생성한 후 다시 컴파일합니다.
이 문제는 인텔® Quartus® Prime 소프트웨어 버전 17.1에서 수정되었습니다.