설명
인텔® Arria® 10개 또는 인텔® Stratix® 10개 장치를 대상으로 하는 JESD204B 예제 설계에서 ATX PLL 구성 요소는 CDR 클럭 주파수와 동일한 기준 클럭 주파수를 공유합니다.
듀플렉스 모드(데이터 경로: 듀플렉스)의 경우 IP 매개변수 편집기의 PLL/CDR 참조 클럭 주파수 드롭다운 메뉴에서 유효한 참조 클럭을 선택할 수 있습니다.
단면 TX 모드(데이터 경로: 송신기)의 경우 드롭다운 메뉴를 선택할 수 없습니다. 예제 설계 생성은 드롭다운에서 이전의 유효한 참조 클럭 주파수를 가져옵니다. 이로 인해 예를 들어 설계 생성 중에 오류가 발생할 수 있습니다.
해결 방법
심플렉스 TX 예제 설계 생성에서 이 오류를 방지하려면 JESD204B IP 매개변수를 구성할 때 아래 순서를 따르십시오.
원하는 데이터 속도를 입력합니다.
PLL/CDR 참조 클럭 주파수 드롭다운**에서 유효한 참조 클럭을 선택합니다.
데이터 경로 선택 : 송신기
나머지 매개 변수를 구성합니다.
** ATX PLL의 유효한 기준 클럭 주파수 범위는 인텔 Arria® 10/인텔® Stratix® 10 장치 데이터시트를 참조하십시오.
이 문제는 인텔® Quartus® Prime Pro 소프트웨어 버전 17.1부터 해결되었습니다