문서 ID: 000076783 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-12-14

인텔® Stratix® 10 FPGA 또는 Intel Agilex® 7 장치를 사용할 때 마스터 브리지 구성 요소를 Avalon JTAG의 master_reset 출력에 알려진 문제가 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JTAG - Avalon 마스터 브리지 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예. 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.4 이하에서 발생한 알려진 문제로 인해, 인텔® Stratix® 10 FPGA 또는 Avalon Intel Agilex® 7 장치에서 사용될 때 마스터 브리지 구성 요소에 대한 JTAG의 master_reset 출력이 불안정하고 스퓨리어스 리셋 어설션을 생성할 수 있습니다.

    이는 이 비동기 리셋 출력을 생성하는 JTAG 로직이 구성 후 리셋되지 않고 레지스터의 초기 상태를 알 수 없기 때문에 장치 구성 후 이 리셋 출력의 동작을 예측할 수 없기 때문입니다.

    해결 방법

    인텔® Stratix® 10 FPGA 또는 Intel Agilex® 7 장치를 사용할 때 JTAG의 master_reset 출력을 Avalon 로직에 대한 리셋 소스로 사용하지 마십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs
    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.