인텔® Stratix® 10 디바이스가 구성을 완료하고 사용자 모드로 전환된 후 애플리케이션을 실행하기 전에 재설정 시퀀스를 구현해야 합니다. 구성 단계가 완료되면 인텔 Stratix 10 장치의 기능이 동시에 사용자 모드로 전환되지 않을 것으로 예상됩니다. 디바이스가 사용자 모드로 전환되면 사용 가능한 실행 클럭으로 인해 사용자 로직 간에 클럭 경합 상태가 발생하여 디바이스 초기 조건이 손상될 수 있습니다.
이러한 이벤트를 방지하기 위해 인텔은 그림 1과 같이 사용자 재설정 및 클럭 게이트 인텔 Stratix 10 FPGA IP를 자체 사용자 로직과 함께 사용하여 사용자 클럭의 게이트를 해제하고 전역 재설정 신호를 해제하는 설계를 구축할 것을 권장합니다. 사용자 재설정 및 클럭 게이트 인텔 Stratix 10 FPGA IP 코어를 사용하여 user_reset 포트의 신호를 디어설션하여 사용자 클럭의 게이트를 해제합니다. 그런 다음 사용자 클럭의 게이트를 해제한 후 전역 재설정 신호를 해제하는 고유한 논리를 구축합니다.
Free Running Clock은 외부 소스 클럭이고 User Clock은 FPGA에서 사용자 로직을 클럭하는 클럭입니다. 사용자 클럭은 자유 실행 클럭 또는 위상 잠금 루프(PLL) 생성 클럭일 수도 있습니다.
모든 사용자 클럭을 게이트 해제하는 데는 단일 IP 인스턴스만 필요하며, 전역 재설정 신호는 여러 도메인에서 재설정을 해제/해제하는 데 사용해야 합니다. 설계에 재설정 도메인이 여러 개 있는 경우, 전역 재설정 신호가 모든 도메인으로 전파될 수 있을 만큼 충분히 오래 유지된 후 신호를 해제해야 합니다.
그림 1. 사용자 리셋 및 클럭 게이팅 블록 다이어그램
참고: 사용자 재설정 및 클럭 게이트 인텔 Stratix 10 FPGA IP의 user_clkgate 포트를 사용하지 마십시오.
인텔 Stratix 10 FPGA 사용자 리셋 및 클럭 게이트 IP를 사용하는 user_reset 신호에 대한 권장 디어설션 지연과 글로벌 리셋 신호에 대한 디어설션 지연
user_reset 신호 해제 지연은 둘 이상의 사용자 클럭 주기여야 합니다. User Reset and Clock Gate 인텔 Stratix 10 FPGA IP에 De-assertion Delay 값을 입력하여 원하는 지연을 얻을 수 있습니다. 사용자 재설정 및 클럭 게이트 인텔 Stratix 10 FPGA IP에서 De-assertion Delay 매개 변수에 사용할 수 있는 값의 범위는 0ns에서 65,535ns까지입니다. 내부에서 표준 반준안정 기술을 사용하여 싱크로나이저를 구축해야 합니다.
- 사용자 클럭의 게이트를 해제하는 사용자 로직 으로, 자유 실행 클럭에 대한 user_reset 신호를 동기화합니다.
- 사용자 클럭을 기준으로 user_reset 신호를 동기화하기 위해 전역 재설정을 해제하는 사용자 로직입니다.
전역 재설정 신호 디어설션 지연은 사용자 Clock가 실행된 후 전역 재설정 신호가 시스템의 전역 재설정 로직으로 전파될 수 있을 만큼 충분히 길어야 합니다. user_reset 어설션이 해제되고 사용자 Clock가 실행된 후 전역 재설정 신호를 어설션을 해제하는 고유한 사용자 로직을 구축합니다. 또한 표준 반준안정 기술을 사용하여 사용자 클럭에 대한 글로벌 리셋 신호를 동기화해야 합니다.
그림 2. 사용자 리셋 및 클럭 게이팅 타이밍 다이어그램
이 정보는 인텔® Quartus® Prime Pro Edition 소프트웨어 v19.1용 최신 인텔 Stratix 10 구성 사용 설명서에 설명되어 있습니다.