문서 ID: 000077104 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-11

DDR3 UniPHY 컨트롤러에서 tRCD가 예상보다 큰 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    메모리 클럭 속도(1 ctl_clk = 4 mem_ck)의 1/4에서 실행되는 컨트롤러 클럭에서 트랜잭션이 생성될 때 DDR3 UniPHY 분기 속도 메모리 컨트롤러에서 예상보다 큰 tRCD 지연이 발생할 수 있습니다.

    해결 방법

    컨트롤러는 컨트롤러 클럭당 2개의 명령, ACTIVATE 또는 PRECHARGE와 같은 1행 명령, WRITE 또는 READ와 같은 1열 명령을 실행할 수 있습니다. tRCD가 11일 때 이는 11 mem_ck 또는 2.75(11/4) ctl_clk을 나타냅니다.

    이 값은 3 ctl_clk 또는 12 mem_ck로 반올림됩니다. 또한 각 컨트롤러 클럭은 컨트롤러 클럭당 발생하는 각 mem_ck 주기에 대한 단계인 4개의 단계로 나눌 수 있습니다. 컨트롤러는 각 컨트롤러 클럭 주기의 1단계 동안 행 명령을 보내고 3단계 동안 열 명령을 보내도록 설계되었습니다. 이렇게 하면 tRCD에 2 mem_ck의 지연이 추가됩니다. 이 예에서 tRCD의 최종 지연은 12 2 또는 14 mem_ck입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V E FPGA
    Cyclone® V E FPGA

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    1

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