문서 ID: 000077338 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-17

spl.c:239:8: 오류: 'CONFIG_SPL_SDRAM_ECC_PADDING' 선언되지 않음(이 함수에서 처음 사용)

환경

  • 인텔® Quartus® Prime Standard Edition
  • 인텔® SoC FPGA 임베디드 개발 제품군 표준 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® SoC FPGA Embedded Development Suite(SoC EDS)의 문제로 인해 software/spl_bsp/uboot-socfpga/include/configs/socfpga_common.h에 CONFIG_SPL_FPGA_LOAD 매크로가 정의되어 있고 SDRAM ECC가 활성화된 경우 Cyclone® V 및 Arria® V용 프리로더를 컴파일할 수 없습니다.

    해결 방법

    이 오류를 방지하려면 아래의 #if/#endif 매크로로 'memset' 기능을 비활성화해야 합니다.

    소프트웨어/spl_bsp/uboot-socfpga/arch/arm/cpu/armv7/socfpga/spl.c(245)

    /* SDRAM에서 데이터로 메모리 패딩 수행 */

    #if (CONFIG_HPS_SDR_CTRLCFG_CTRLCFG_ECCEN == 1)

    파일 크기 = file_fat_read(CONFIG_SPL_FPGA_FAT_NAME, NULL, 0);

    if (파일 크기 != -1) {

    memset((부호 없는 문자 *)((temp_sdram 파일 크기)

    & ~(CONFIG_SPL_SDRAM_ECC_PADDING - 1)),

    0, CONFIG_SPL_SDRAM_ECC_PADDING);

    }

    #endif

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA

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