설명
Quartus® II 소프트웨어 버전 10.1 SP1부터 Qsys 및 SOPC 빌더를 사용할 때 PCI Express® IP 구현이 변경되었습니다. 변경 사항은 IP 내에서 이 신호 및 기타 신호/포트에 대한 연결을 구현하여 고객이 문제를 해결할 필요가 없도록 합니다. 이것이 이러한 신호/포트가 시스템 도구, Qsys 및 SOPC Builder에서 IP의 최상위 연결 목록으로 나오지 않는 이유입니다.
안타깝게도 기본 구현으로 인해 경고 메시지가 표시됩니다. 이러한 경고 메시지는 무시해도 됩니다.
동일한 경고 메시지를 생성할 수 있고 안전하게 무시할 수 있는 기타 신호/포트:
pcie_internal_hip.rc_rx_digitalreset
pcie_internal_hip.tx_deemph_<x> 여기서 x = 1(지원되는 레인 수)
pcie_internal_hip.tx_margin_<x> 여기서 x = 1(지원되는 레인 수)
pipe_interface_internal.pll_파워다운_pcs
pipe_interface_internal.rateswitch_pcs
pipe_interface_internal.rateswitchbaseclock_pcs
refclk_conduit.conduit_out_<2:9>
이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 수정될 예정입니다.