문서 ID: 000077666 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-10-29

경고: CONV_INTEGER: 'U'|'가 있습니다. X'|' W'|' Z'|' -' 산술 피연산자에서 0으로 변환되었습니다.

환경

  • 인텔® Quartus® II 소프트웨어
  • DSP Builder for 인텔® FPGAs Pro Edition
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Modelsim®에서 일부 DSP 빌더® 디자인을 시뮬레이션할 때 이 경고가 표시될 수 있습니다. 이러한 경고 메시지는 시뮬레이션 결과에 영향을 주지 않으며 무시할 수 있습니다.

    해결 방법

    이러한 경고(및 이와 유사한 다른 모든 경고)는 다음 두 가지 방법 중 하나로 억제할 수 있습니다.

    1. Modelsim GUI를 통해 억제:
      • 시뮬레이션 대화 상자(옵션 메뉴)를 엽니다.
      • Suppress Warnings from Synopsys Packages 옵션을 On으로 설정합니다.
      • 확인을 클릭합니다.
    2. 프로젝트 디렉터리에서 *_atb.do 파일을 검색하고, "일부 경고 사용 안 함 ..."이라는 주석을 찾고, 다음과 같이 이후 줄을 주석으로 처리합니다.

    # 시뮬레이션 시작 시 발생하는 일부 경고 비활성화
    조용히 StdArithNoWarnings 1 설정
    0ns 실행
    # StdArithNoWarnings 0 자동 설정
    실행 -all

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GX FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA

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